居然是可以改昵称的-优快云博客

原创【芯片学习】【AD】AD9265

SPI时序：可看出一条指令的格式和AD9520相同。代码：v0.01单个adc,验证了其测试功能。https://download.youkuaiyun.com/download/u012135070/10497612初稿，配的很烂。不过还好能工作。--------------------------------------------v0.02四个个...

2018-08-05 20:12:08 3449 2

原创【芯片学习】【pLL】AD9520

相关公式：1、限制条件： ((B>=3)||(B = 1))&&(B>A)2、 N = (P × B) + Awhere P can be 2, 4, 8, 16, or 321)Prescaler,The prescaler of the AD9520 allows for two modes of operation ...

2018-08-05 20:11:48 3152

转载 [verilog]知识点汇总

1、Verilog语法中parameter与localparam的区别https://blog.youkuaiyun.com/yang2011079080010/article/details/51507904

2018-07-11 16:29:44 894

原创 [FPGA][基础模块]跨时钟域传播脉冲信号

clk_a 周期为10nsclk_b 周期为34ns代码：module pulse( input clk_a, input clk_b, input signal_a, output reg signal_b ); reg [4:0] signal_a_widen_maker = 0; reg signal_a_widen; always @(posedge clk_a...

2018-07-08 11:44:08 389

原创 [vivado][IP核]FFT

刘东华的IP核详解：1、2、3、

2018-07-05 09:35:36 2378

原创 [vivado][IP核]DDS

刘东华的IP核详解：1、这里的是指IP核配置中的相位数据的宽度。2、实际使用此IP核时并没有“频率分辨率”可以配，是靠改变来变的。3、4、5、数据输出的ready在数据正式输出时才会有。自己仿真：使用SIN/COS LUT only的模式，使用一个累加器作为相位输入，不知怎么，输出为X。...

2018-07-05 08:48:43 10433 2

原创建立时间和保持时间

参考资料： 1、https://www.cnblogs.com/amanlikethis/p/3721968.html 2、《vivado从此开始》的“实现”一章及“约束”一章，有些笼统 3、vlsi的课本，拉贝的...

2018-07-02 16:53:23 350

原创记事本

文献中心的馆藏布局及开放时间是什么？图书续借：http://opac.las.ac.cn/F

2018-07-02 12:13:34 174

原创 [vivado]translate_off\on

答疑帖：1）https://forums.xilinx.com/t5/Synthesis/Question-about-synthesis-translate-on-and-translate-off/td-p/658790

2018-06-30 17:42:10 1183

原创 [vivado]例子中的glbl文件

答疑帖：https://www.xilinx.com/support/answers/6537.html

2018-06-30 16:22:01 3103

转载面经

1、https://www.jianshu.com/p/826c83e58b90

2018-06-29 23:49:23 328

原创 [ip核][vivado]aurora

Xapp1193: discovered:1)并不是所有芯片都支持aurora.xc7z010就没有。

2018-06-26 12:16:33 13717

原创 [ip核][vivado]Block Menory Gennerator 学习

<刘东华的xilinx系列FPGA芯片IP核详解>读书摘录：

2018-06-24 23:31:34 1253

原创【芯片学习】【DDR3】

<xlinx FPGA应用进阶通用IP核详解和设计开发>读书摘录：1. 2.3.4.5.6.7.8.9.10.11.

2018-06-24 17:19:40 1938

原创 [ip核][vivado]串并转换器OSERDES学习

<xlinx FPGA应用进阶通用IP核详解和设计开发>读书摘录：按照书中的名字，并没有在vivado的ip库中搜索到这一个ip核。

2018-06-24 13:22:39 4889 2

原创 [ip核][vivado]FIFO 学习

<xlinx FPGA应用进阶通用IP核详解和设计开发>读书摘录：1. 2.3.仿真模型特点总结：1)复位后会有busy状态，需要等待wr_rst_busy信号低电平后才能正常写入 2)prog_full信号的高电平长度可调 3)仿真中的读状态很奇怪，并没有正常读取，都是XXX的状态。所用的testbenc...

2018-06-24 00:43:10 21068 3

转载 [ip核]AXI_Quad_SPI学习

标准spi使用的引脚：相关寄存器：过程描述：SPI通信过程的参考资料： https://blog.youkuaiyun.com/bytxl/article/details/50324427

2018-06-21 17:38:14 12564 2

原创【汇总】vivado_zynq学习资料

DMA：https://www.xilinx.com/support/answers/57550.html

2018-06-13 13:45:55 551

原创【FPGA】【verilog】【基础模块】按键消抖

方案1[参考自小梅的《FPGA自学笔记》]：module key_filter(clk,rst_n,key_in,key_flag,key_state); input clk; input rst_n; input key_in; output reg key_flag; output reg key_state; //----synchronize the key signal ...

2018-05-06 10:07:23 2818

原创 [IP核]双端口RAM

单时钟：八位DATA，八位地址时：Testbench:`timescale 1ns/1ns`define clk_period 20module dpram_tb; reg clock; reg [7:0]data; reg [7:0]rdaddress; reg [7:0]wraddress; reg wren; wire [7:0]q; integer i; ...

2018-04-24 17:57:12 2140 1

naive：ministm32_PC示波器_v1.0https://download.youkuaiyun.com/download/u012135070/10339748改进1：ministm32_PC示波器_v1.01, 滚屏式https://download.youkuaiyun.com/download/u012135070/10339909改进2: ministm32_PC示波器_v1.02，使用DMA，并算...

2018-04-10 20:01:18 1375

原创【FPGA】【Verilog】【基础模块】编码转换

二进制转格雷码：module BIN2GARY(EN,DATA_IN,DATA_OUT);input EN;input [3:0] DATA_IN;output [3:0] DATA_OUT;assign DATA_OUT[0] =(DATA_IN[0] ^ DATA_IN[1]) && EN;a...

2018-03-27 11:15:53 633

原创【FPGA】【Verilog】【基础模块】复位的改进

目的：避免亚稳态

2018-03-26 17:52:06 489

原创【FPGA】【matlab】mif文件生成

https://download.youkuaiyun.com/download/u012135070/10307839

2018-03-25 20:35:36 654

原创【FPGA】刷书

书名：Altera FPGA／CPLD设计基础篇(第2版https://download.youkuaiyun.com/download/u012135070/10307304总结：主要涉及Quartus各项功能的介绍，以及业界现状的介绍

2018-03-25 13:09:14 268

原创 [AX301][verilog]信号发生器

原始：实现使用按键切换的正弦、方波、三角波、锯齿波、直流的信号发生器（幅值可调，频率不可调）https://download.youkuaiyun.com/download/u012135070/10305570改进1：实现使用按键切换的正弦、方波、三角波、锯齿波、直流的信号发生器（幅值可调，频率可调，相位可调）【DDS信号发生器，频率可调（通过clk分频来调节），相位可调(通过更改mif文件或者改变寻址起始...

2018-03-24 01:16:43 4574 1

原创 [AX301][verilog]四则运算小计算器

https://download.youkuaiyun.com/download/u012135070/10304473

2018-03-23 14:59:39 3323

原创【FPGA】【Verilog】【基础模块】矩阵键盘

结构:用4条I/O线作为行线，4条I/O线作为列线组成的键盘。在行线和列线的每一个交叉点上，设置一个按键。检测方法:【置列线，检测行线(行线包含上拉电阻)】依次将列线置为低电平，即在置某一根列线为低电平时,其它列线为高电平。同时再逐行检测各行线的电平状态；若某行为低，则该行线与置为低电平的列线交叉处的按键就是闭合的按键。代码：module Test_unit(clk,rst_n,keyin,ke...

2018-03-22 17:46:09 13618 1

原创【FPGA】【Verilog】【基础模块】UART

发送：module clkdiv(clk_50m, clk_out, reset_n); input clk_50m; output clk_out; input reset_n; reg clk_out; reg [15:0] counter; always @(posedge clk_50m or negedge reset_n) begin if (!reset_n...

2018-03-19 13:17:51 7036 1

原创【FPGA】【Verilog】【基础模块】锁相环（PLL）

pll的设定：例化:`timescale 1 ns / 1 ps module pll_test( input clk, input rst_n, output clk1, output clk2, output clk3, output clk4, output locked ); pll_rty pll( .areset(rst_n), .inclk0(...

2018-03-18 20:04:16 12464

原创 [AX301][verilog]数码管控制

练习1：结果文件：https://download.youkuaiyun.com/download/u012135070/10292227复现(<<四则运算小计算器设计过程实录>>第一章)：【值得注意:AX301中的数码管的片选信号SEL是低电平有效】 6位数码管全显示为1时（片选信号SEL扫描）:module display0(clk,reset_n,select,se...

2018-03-17 13:37:06 3416

原创【FPGA】【Verilog】【基础模块】状态机

结果：module seq(ans,clk,reset,x,in); input clk,reset,x,in; output ans; reg [3:0] state; reg ans; parameter IDLE='d0; parameter A='d1; parameter B='d2; parameter C='d3; parameter D ...

2018-03-15 11:05:53 523

原创【FPGA】【Verilog】【基础模块】“阻塞”与非阻塞”的对比

module blocking(clk,a,b,c); output [3:0] b,c; input [3:0] a; input clk; reg [3:0] b,c; always @(posedge clk) begin b = a; c = b; $display("Blcoking : a = %d ,b = %d, c = %d." ,a,b,...

2018-03-14 15:49:53 1433

原创【FPGA】【Verilog】【基础模块】分频器

1/2分频，借助always 的敏感表实现： module half_clk(reset, clk_in,clk_out); input clk_in, reset; output clk_out; reg clk_out; always @(posedge clk_in) begin if (!reset) clk_out = 0; else clk_out = !c...

2018-03-14 12:30:33 3825

原创【FPGA】【Verilog】【基础模块】两个数的运算 AND 一个数的运算

比较器：使用()?（）:（）实现：module compare(equal, a ,b);input a ,b;output equal;assign equal = ( a == b )? 1: 0 ;endmodule Testbench:`timescale 1 ns /100 ps //`include "./compare.v"module comparetes...

2018-03-13 16:26:20 2677

原创【FPGA】【VGA学习】【最简版】纯色显示

`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Module Name: vga_test //////////////////////////////////////////////////////////////////...

2018-03-13 14:35:27 1118

原创【FPGA】【Verilog】【基础模块】多路选择器

使用()?():()实现module mux1(a,b,sel,out );input a ,b, sel;output out ;assign out = sel? a : b;endmodule 使用case 实现:module mux2(out ,a,b,sel);input a,b,sel;output out;reg out;always @(a or b or ...

2018-03-13 14:32:39 2204

原创【FPGA】【Verilog】【基础模块】触发器&锁存器

D触发器：//D触发器module dff(q,clk,data); output q; input data, clk; reg q; always @(posedge clk) begin q = data; endendmodule 带置位复位： module dff2(q, qb, d, clk, set, reset); input d, ...

2018-03-13 14:32:25 1621 1

原创【FPGA】【Verilog】【基础模块】8-3编码器

使用for实现：module encoder1(none_on,out ,in); output none_on; output [2:0] out; input [7:0] in; reg [2:0] out; reg none_on; always @(in) begin integer i; out = 0; none_on = 1; ...

2018-03-13 14:30:32 6757 2

原创【FPGA】【Verilog】【基础模块】3-8译码器

使用移位实现：module decoder(out ,in); output [7:0 ] out ; input [2:0] in; assign out = 1'b1 << in; endmodule 使用case实现：module decoder1(out,in); output [2:0] out; input [7:0] in; reg [2:0] ...

2018-03-13 14:30:21 2796 1

ministm32_PC示波器v1.021.zip

ministm32_PC示波器v1.021 使用LCD平面进行波形显示，演示专用，不用于串口数据传输。

2018-04-12

ministm32_PC示波器_v1.02

ministm32_PC示波器_v1.02 使用DMA，并算出当前采样频率

2018-04-11

ministm32_PC示波器_v1.01

ministm32_PC示波器_v1.01, 滚屏式 ------------------------------------------

2018-04-10

ministm32_PC示波器

- ministm32_PC示波器

2018-04-10

同时产生两个信号,相差180度和相差90度的正弦

FPGA_DDS_同时产生两个信号,相差180度和相差90度的正弦

2018-04-10

【FPGA】DDS信号发生器

【FPGA】DDS信号发生器，频率可调（通过clk分频来调节），相位可调(通过更改mif文件或者改变寻址起始位置)

2018-03-26

HTML5权威指南

HTML5权威指南 ----------------------------------------------------------------------------------------------

2018-03-25

利用MATLAB生成存储波形的mif文件

利用MATLAB生成存储波形的mif文件可生成正弦、余弦及其任意周期信号

2018-03-25

Introduction to Logic Circuits & Logic Design with Verilog

英文原版书籍下载后请改后缀为.pdf ----------------------------------------------------------------------------------------------------------------------------------------------------------------------------

2018-03-25

【FPGA】信号发生器

实现使用按键切换的正弦、方波、三角波、锯齿波、直流的信号发生器（幅值可调，频率不可调）

2018-03-24

【FPGA】【Verilog】【AX301】四则小计算器设计

可以实现包括负数的加减乘除运算的计算器。 ----------------------------------------------------------------------

2018-03-23

自编4位加法器

自编4位加法器，无bug

2018-03-17

16位行波加法器

16位行波加法器，存在bug，从modelsim仿真看出。

2018-03-17

[fpga][ax301][verilog]彩灯显示控制

"课题是基于FPGA多功能彩灯控制器的设计，功能是用到三个模块，第一个按键按下时，数码管显示1，彩灯点亮第一种模式，第二个按键按下，数码管显示2，彩灯亮第二种，以此类推至少4种模式的估计"

2018-03-17

【FPGA】【Verilog】【加法器】半加器和全加器

自顶向下式设计。 ----------------------------------------------------------------------------------------------------------------------------------------------------------------------------

2018-03-17

【FPGA】【Verilog】【全加器】

/////////////////////////////////////////////// 嵌套实现工具：quartus17+modelsim

2018-03-16

【Labview】【项目：pico的波形输出】pico5244B_实现输出波形的连续可调

独立出了需要调节的参量，Var.1 -------------------------------------------------

2018-03-14

【Labview】【项目：pico的波形输出】参数刷新

一个表现为脉冲波形的开关量，用于实现“应用参数”的定期刷新。

2018-03-13

【Labview】【项目：pico的波形输出】

//------------------------------------------------------------------------------------ 【Labview】【项目：pico的波形输出】实现控制量的输入 //------------------------------------------------------------------------------------

2018-03-13

数据采集合集

数据采集合集 ------------------------------------------------- 锁相环和ad配合起来

2018-06-25

AD9520配置_v0.01

配的凑合，勉强能用还没和ADC配合起来。配置期间出现出现了很奇怪的bug: 1.IO分配转换成的xdc不全，导致io分配的信息在下次综合时丢失=>解决方案：多备份吧。 2、稍作更改后SPI核不工作，可能原因：diagram画完后忘记生成wrapper和output。 ----------------------------

2018-06-25

AD9265的配置文件_v0.02

连续配四个adc，结果勉强可以接受，还加pll的配置 ----------------------------------------------------

2018-06-25

AD9265的配置文件_v0.01

初稿，配的很烂。不过还好能工作。 --------------------------------------------

2018-06-25

AD9520的寄存器配置策略

AD9520的寄存器配置策略AD9520的寄存器配置策略 AD9520的寄存器配置策略AD9520的寄存器配置策略

2018-06-17

AD9520的DATASHEET中文版

AD9520的DATASHEET中文版 --------------------------------

2018-06-16

fpga_adc示波_1.4传至matlab进行处理

fpga_adc示波_1.4传至matlab进行处理扩充存储深度为片上ram最大

2018-06-06

fpga_adc示波_1.3.2传至matlab进行处理

fpga_adc示波_1.3.2 传至matlab进行处理使用后matlab自动读取点并进行处理，舍弃串口助手的环节。

2018-06-04

fpga_adc示波_v1.3

将片上ram的利用最大化。下一步拓展为使用板载的ram来缓存，提升存储深度。

2018-05-29

fpga_adc示波_传至matlab进行处理

fpga_adc示波_传至matlab进行处理使用流程:首先将sof烧录至fpga,再按动key1键使能adc，然后由串口助手接收采集到的1024个点，保存为txt后经matlab进行处理并画出波形。

2018-05-23

fpga_adc 经VGA显示，经uart同时传给pc

使用按键(key1)的下降沿来使能采样，所有点能显示到VGA上，同时经串口把此次采样的所有点(由ram的大小决定，目前为1024个点)传输到pc上。 ---------------------------------------------------

2018-05-22

fpga_adc_DispalyByVGA_v1.0

fpga_adc_DispalyByVGA_v1.0 波形使用vga显示(经ram缓存)，波形使用uart打印(经ram缓存)，两个缓存ram的写速度相同，读速度根据外设而定(uart中写地址依靠tx_done传输flag改变) [uart发送的数据尚未处理，尚未经PC画出波形] [目前使用VGA画出测得的波形]

2018-05-22