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原创 Synopsys JESD204B VIP（3）测试序列和SYSREF请求

本文介绍了JESD204协议中的测试序列配置方法及SYSREF信号处理机制。测试序列部分详细说明了传输层的长测试模式(long_test_pattern_test)和短测试模式(short_test_pattern_test)的配置参数、发送方式及波形示例，以及链路层支持的多种测试序列类型。SYSREF部分阐述了Subclass1模式下sysref信号的生效条件、不同配置下的处理行为差异，以及通过generate_sysref发起重新初始化请求的流程和实现方式。

2025-12-10 23:11:11 1031

原创 Synopsys JESD204B VIP（2）传输示例和事项

本文介绍了JESD204接口传输的实现方法。主要包括：1）基础接口连接方式，包括时钟、同步信号和lane信号连接；2）协议配置参数设置，如编码方式、子类模式和传输层参数；3）数据传输序列的实现方法；4）传输状态机转换过程及波形分析；5）传输日志解析方法；6）不同类型传输命令的使用场景；7）传输状态监测方法；8）设备时钟计算方法。文章通过代码示例和波形图示详细说明了JESD204接口从配置到数据传输的完整流程，为相关接口开发提供了实用参考。

2025-12-10 23:03:07 1115

原创 Synopsys JESD204B VIP（1）环境介绍、传输配置类和接口

Synopsys JESD204 VIP支持JESD204A/B/C协议版本，包含链路初始化、重建和测试模式等功能。该VIP由传输层、链路层和物理层组件构成，支持TX/RX设备模式，可通过串行或并行接口连接DUT。配置类提供协议参数设置，如K/M/S/F等关键参数。VIP提供各层观测端口用于数据比对和覆盖率统计，并支持用户回调方法注入自定义信息。传输类定义多种命令类型，支持同步、测试模式等操作。该VIP完整实现了JESD204协议栈功能，适用于高速串行接口验证。

2025-11-30 23:40:46 693

原创 JESD204B 协议解析（5）ILA序列

ILAS（初始通道对齐序列）是JESD204协议中用于传输链路配置信息的特殊序列。该序列包含多个参数，其中每个LMFC周期的首字符为0x1C，末字符为0x7C，并在第2个LMFC周期中嵌入关键配置信息。配置参数包括设备ID（DID）、通道数（L）、转换器数（M）、采样分辨率（N）、帧结构（F/K）等，同时支持JESD204A/B版本和子类0/1/2协议。所有配置参数采用二进制编码，并以校验和（CHKSUM）确保数据完整性。该序列为高速数据传输提供了标准化的链路初始化机制。

2025-11-30 23:39:35 598

原创 JESD204B 协议解析（4）Subclass2 时序分析

本文分析了JESD204B subclass2系统中确定性延时的关键影响因素。与subclass1相比，subclass2的SYNC信号作为跨设备信号，时序分析更复杂，需考虑时钟分布偏差(DS_DCLK)、SYNC分布偏差(DS_SYNC)及建立保持时间等因素。通过500MHz系统实例，展示了在考虑jitter(150ps)和PVT(300ps)影响下，时序裕量可能变为负值的情况。

2025-11-29 11:32:07 991

原创 JESD204B 协议解析（3）Subclass1 时序分析

本文分析了JESD204B接口Subclass1的时序特性，重点探讨了SYSREF与设备时钟(device clock)的同步机制。文章首先指出Subclass1通过SYSREF对齐转换器间的确定性延时，其精度取决于时钟与SYSREF的偏斜。针对GHz级高采样率应用，提出了支持相位调节的方案以降低时序要求。详细讨论了确定性延时范围(DLU)的计算方法，通过两个示例展示了不同情况下的DLU计算公式。最后介绍了时序优化方案，包括调节SYSREF相位、放宽DLU要求等，并讨论了上电时序等潜在问题。

2025-11-29 11:30:52 577

原创 JESD204B 协议解析（2）确定性延时

摘要 JESD204B协议通过确定性延时机制解决了JESD204A中跨时钟域导致的延时不确定问题。Subclass 1和Subclass 2采用多帧周期(LMFC)对齐方式，其中Subclass 1使用SYSREF信号实现宽松的时序同步，Subclass 2仅依赖SYNC信号但时序要求更严格。协议引入RX Buffer Delay(RBD)机制优化小延时场景，通过合理设置RBD值在保证同步的同时降低延时。三种子类的主要区别体现在时序信号、时钟关系和同步支持等方面，Subclass 1/2通过LMFC边界对齐

2025-11-28 09:02:51 908

原创 JESD204B 协议解析（1）协议层和传输示例

JESD204B是一种用于AD/DA转换器与FPGA/ASIC间数据传输的高速串行接口协议。相比前代JESD204A，其传输速率提升至12.5Gbps，采用device_clk替代frame_clk作为参考时钟，并新增确定性延时同步机制（Subclass1/2支持）。协议包含传输层（数据格式转换）、链路层（8b10b编码和同步）和物理层（串并转换）。关键概念包括帧（单次采样数据）和多帧（K个帧组成的同步单元LMFC）。链路同步通过SYNC信号和K28.5训练序列实现，支持多种错误检测机制和测试模式。该协议支

2025-11-28 08:48:06 1811

原创 8b10b编码详解，简单易懂

首先了解一些基本定义。（1） D码组首先将8bit数据拆分为高3bit（y）和低5bit（x），按照Dx.y方式命名，例如0x24，对应二进制0010_0100，那就是D4.1，然后每个8bit数据都有2种RD的10bit映射，可以直接查表得到（表见附录），可以先看一眼，表中Current RD-/+列就是10bit的查表结果，后续会讲解RD的的推算方式。（2） K码组（Comma码）

2025-11-26 22:56:45 617

原创 UVM环境自动生成工具（4）uvm_testbench_gen

UVM测试平台生成工具是一个基于Python tkinter的GUI工具，可自动生成SystemVerilog代码搭建UVM验证环境。该工具支持通过GUI界面或Excel表格配置验证环境，能处理多级环境嵌套和组件多次例化。该工具适合芯片验证、教学和企业级应用场景，支持Python3环境运行，可通过GitHub获取源

2025-10-14 09:02:06 681

原创 UVM环境自动生成工具（3）Easier UVM

Easier UVM是Doulos推出的UVM自动生成工具，可用于快速搭建验证环境。该工具基于Perl实现，用户只需编写包含agent、interface等信息的模板文件，执行脚本即可自动生成完整仿真环境。该工具支持自定义driver任务等扩展功能，简化了UVM验证环境的搭建过程，适合新手学习和项目快速启动。脚本和示例可从Doulos官网下载。

2025-10-14 09:01:03 1119 4

原创 UVM环境自动生成工具（2）uvmdvgen

本文介绍了基于OpenTitan开源项目的UVM环境生成脚本uvmdvgen的使用方法和实现原理。该Python脚本通过参数控制可生成空模板的UVM agent和环境框架，生成过程采用mako模板引擎替换变量。虽然生成结果不能直接运行，但该脚本实现简洁清晰，可作为平台开发参考，适合需要快速搭建UVM验证框架的场景。

2025-10-13 15:31:33 1372

原创 UVM环境自动生成工具（1）uvmgen

摘要：uvmgen是VCS自带的UVM环境生成工具，可生成包含1主1从agent的验证环境。工具更适合作为模板起点，实际使用时仍需大量修改。

2025-10-13 15:18:38 382

原创 VCS Xprop Analyzer

Xprop包含3种模式a）vmerge mode：标准Verilog语法行为，常规仿真不开xprop功能即为vmerge mode。b）tmerge mode：接近门级电路的行为。c）xmerge mode：更悲观（x更容易传播）的接近门级电路的行为。Xprop的处理包含4种场景，下面分别描述。Xprop包含对数组索引为x的处理。功能将所有的索引可能定义为BSpace，例如索引为2’b0x，那BSpace就是2’b00、2’b01。对于VMerge，x索引写会被忽略，x索引读会读出x；

2025-09-30 14:06:53 937

原创 MIPI CSI-2（1） D-PHY详细解析

本文介绍了MIPI CSI2协议及其D-PHY物理层实现。CSI2协议包含应用层、协议层和物理层，支持RGB/YUV/RAW等数据格式。D-PHY分为高速(HS)和低速(LP)两种传输模式，HS模式采用差分信号传输，速率可达2.5Gbps；LP模式用于低速数据传输和低功耗状态。

2025-07-04 00:18:36 2100

原创 Synopsys AXI VIP（5）——寄存器模型

本文介绍了如何将Synopsys AXI VIP与UVM寄存器模型结合使用。AXI VIP已内置adapter，可直接连接寄存器模型句柄，无需额外编写转换代码。示例展示了32位AXI存储寄存器模型的实现方法，包括RAL模型定义、环境配置以及测试用例中的前门和后门读写操作。

2025-07-03 21:15:22 759

原创 MIPI CSI-2（3）逃逸/LP模式传输详解和波形图

本文介绍了MIPI CSI-2协议中的逃逸模式及其子模式。逃逸模式下数据通过LP-TX驱动，无需时钟同步，分为LPDT（低速数据传输）、ULPS（超低功耗状态）和Trigger（用户自定义触发）三个子模式。文章详细说明了各模式的时序流程和特点，包括LPDT传输包格式、ULPS的低功耗特性以及Trigger的自由定义。此外，还介绍了Turnaround机制，用于双向lane的收发身份切换。最后通过LPDT波形示例展示了具体的数据传输过程，包括模式进入、包头指示、数据发送和状态恢复等关键时序节点。

2025-07-01 23:12:40 1523

原创 MIPI CSI-2 （2）HS模式传输详解和波形图

本文介绍了MIPI CSI2协议的时序、包结构和校验机制。文章还提供了一个4通道3包传输的波形实例，详细解析了传输数据结构。

2025-07-01 22:52:28 3533

原创 Synopsys AXI VIP（4）——通信和callback

本文介绍了两种将VIP交易数据发送至计分板的方法：使用analysis port和callback回调。第一种方法通过VIP自带的item_observed_port端口直接连接计分板，展示了端口连接和数据接收流程。第二种方法通过重载svt_axi_port_monitor_callback类的transaction_ended方法，在回调函数中实现数据传输。

2025-06-17 01:30:12 1168

原创 AXI Interconnect VIP使用示例

AXI Interconnect VIP包含在Synopsys AXI VIP中，可以使用集成的axi_system_env_svt例化，也可以直接使用axi_interconnect_env_svt例化。

2025-04-13 18:12:35 1610 1

原创 AXI Stream VIP使用示例

AXI Stream VIP包含在Synopsys AXI VIP中，可以使用axi_system_env_svt集成组件，也可以使用axi_master_agent_svt和axi_slave_agent_svt单独例化stream主/从 VIP。

2025-04-13 15:03:59 842

原创 Synopsys AXI VIP 解析（3）—— reorder和delay

VIP的reorder对应AXI的out of order机制，包括B和R通道乱序返回。

2025-03-24 21:08:10 3474 4

原创 Synopsys AXI VIP 解析（2）——配置类和传输类

介绍配置类svt_axi_system_configuration、svt_axi_port_configuration和传输类svt_axi_transaction

2025-03-24 20:58:19 1518

原创 Synopsys AXI VIP 解析（1）——环境介绍和接口

Synopsys AXI VIP协议支持AXI3、AXI4、ACE、AXI4-Stream其中AXI VIP包含 axi_master_agent_svt、axi_slave_agent_svt、axi_interconnect_env_svt、axi_system_env_svt。

2025-03-24 20:54:19 2408

原创 AXI VIP集成简单易懂

将Synopsys AXI VIP集成到自己原有的验证环境。

2025-03-18 14:02:50 3055 9

原创 Synopsys AXI VIP 安装使用

Synopsys VIP一般为.run文件形式，以AMBA VIP为例，VIP文件为vip_amba_svt_R-2020.12.runVCS版本T-2022.06，看有建议说VIP版本不能晚于VCS版本。

2025-03-05 22:29:29 5761 4

IEEE Standard Test Access Port and Boundary-Scan Architecture IEEE Std 1149.1-2001

内容概要：IEEE Std 1149.1-2001标准定义了测试访问端口（TAP）和边界扫描架构，旨在为数字集成电路及其组装印刷电路板提供标准化测试方法。该标准解决了复杂数字集成电路和高密度表面贴装技术带来的测试难题，提供了访问和控制集成到数字集成电路中的设计测试特性的方式。标准中定义了一套测试功能，包括边界扫描寄存器，使得组件能够响应一系列指令进行测试。此外，还定义了一种语言——边界扫描描述语言（BSDL），用于严格描述符合该标准的组件的特定测试特性。适合人群：从事电子工程、电路设计和测试的专业人士，尤其是那些需要理解和应用边界扫描技术来测试和维护印刷电路板的人士。使用场景及目标：①测试已组装印刷电路板上各组件的功能及其互连是否正确；②确认组件之间的交互是否正常，确保产品按预期工作；③通过边界扫描技术简化复杂电路板的测试流程，提高测试效率和准确性。其他说明：该标准由IEEE计算机学会的测试技术标准委员会发起并修订，经历了多次更新和完善。最新版本引入了一些关键变更，如移除进入测试模式的风险、增加指令灵活性、支持更高效的边界扫描寄存器单元实现等。此外，BSDL语言成为规范的一部分，并被强制用于文档记录，以确保测试特性的详细描述。用户应确保使用最新版本的标准，因为旧版本可能不再完全反映当前的技术水平。

2025-06-20

IEEE Standard for Verilog Hardware Description Language IEEE Std 1364-2005

内容概要：本文档为IEEE Std 1364-2005标准，定义了Verilog硬件描述语言（HDL）。Verilog HDL是一种正式的符号表示法，旨在用于电子系统创建的所有阶段。它既支持机器读取也支持人类读取，因此适用于硬件设计的开发、验证、综合与测试；硬件设计数据的通信；以及硬件的维护、修改和采购。标准修订了IEEE Std 1364-2001版本，由IEEE计算机协会的设计自动化标准委员会赞助。文档详细介绍了Verilog HDL的语法、语义、数据类型、操作符、流程控制语句、模块实例化、信号强度、延时、事件控制、配置管理、编译指令、PLI接口机制、VCD文件格式等内容。适用人群：该标准主要面向工具开发者和支持语言的高级用户，如硬件设计工程师、验证工程师、FPGA开发者、ASIC设计师等。使用场景及目标：①适用于硬件设计的描述、仿真和验证；②支持硬件设计的开发、测试和维护；③帮助设计人员进行电路设计和仿真；④为工具开发者提供语言规范和技术参考，确保工具的正

2025-06-18

IEEE Standard Verilog Hardware Description Language IEEE Std 1364-2001

内容概要：IEEE Std 1364-2001 定义了Verilog硬件描述语言（HDL），这是一种用于电子系统各创建阶段的形式化符号，因其机器和人类可读的特点，支持硬件设计的发展、验证、综合与测试，以及硬件设计数据的交流和维护。该标准修订了1995年的版本，重点解决了多维数组、增强的文件I/O、重入任务、配置标准化、定时表示增强等问题。新增章节包括配置管理、时序检查和基于标准延迟格式(SDF)的回注。此外，VPI例程得到了增强，涵盖保存重启、模拟控制、工作区访问、错误处理等方面。该标准还详细描述了表达式运算符、调度语义、赋值、门和开关级建模、文件操作、仿真时间函数、概率分布函数等内容。适合人群：从事硬件设计和验证的工程师，尤其是需要深入理解Verilog HDL标准实现细节的专业人士。使用场景及目标：①帮助用户理解和实现Verilog HDL标准中的高级特性和新功能；②为工具开发者提供详细的规范指导；③为硬件设计和验证提供全面的技术支持。其他说明：该标准由IEEE计算机协会的设计自动化标准委员会赞助，并得到CAS协会和Open Verilog International的资金支持。参与标准制定的成员来自多个组织，确保了标准的广泛代表性和权威性。

2025-06-18

AMBA AXI Protocol v1.0 specification ARM IHI 0022B

内容概要：本文档详细介绍了ARM公司发布的AMBA AXI（Advanced eXtensible Interface）协议规范，旨在为高性能、高频系统设计提供指导。文档涵盖了AXI协议的基本概念、架构特点、信号定义、握手机制、寻址选项、额外控制信息（如缓存支持、保护单元支持）、原子访问、响应信号、排序模型、数据总线、未对齐传输、时钟与复位信号以及低功耗接口等方面。特别强调了协议的高带宽、低延迟特性，支持多主设备和从设备间的高效通信，具备乱序完成事务的能力，并提供了灵活的实现方式。适合人群：具备硬件设计基础知识，尤其是从事嵌入式系统设计和开发的工程师，以及对高速总线协议感兴趣的读者。使用场景及目标：①理解AXI协议如何支持高性能、低延迟的数据传输；②掌握AXI协议中的信号定义及其交互规则，包括握手机制、地址和数据通道的操作；③学习如何利用AXI协议实现乱序事务处理、缓存控制、保护单元支持等功能；④了解AXI协议在低功耗设计中的应用，如时钟控制和电源管理。阅读建议：由于AXI协议涉及大量技术细节，建议读者首先熟悉ARM的AMBA架构和基本术语，然后逐步深入理解各章节内容，特别是信号定义、握手流程和高级特性部分。在实践中，应结合具体应用场景进行调试和优化，确保设计符合预期性能要求。

2025-06-18

AMBA 3 APBProtol v1.0 Specification ARM IHI 0024B

内容概要：本文档是ARM公司发布的AMBA 3 APB协议规范，旨在帮助硬件和软件工程师设计符合APB协议的系统和模块。APB（Advanced Peripheral Bus）是AMBA 3协议家族的一部分，专为低带宽外设设计，具有低功耗和简单接口的特点。文档详细描述了APB的传输机制（包括写入和读取传输）、操作状态（如空闲、设置和访问状态）以及信号描述（如时钟、复位、地址、数据等信号）。此外，文档还介绍了APB与AHB-Lite和AXI的桥接方式，以及错误响应机制。适合人群：具备一定硬件或嵌入式系统开发经验的工程师，特别是那些需要设计或调试基于AMBA 3 APB协议的系统的人员。使用场景及目标：①理解APB协议的工作原理，包括传输过程中的等待状态和错误处理；②掌握APB与AHB-Lite、AXI之间的桥接方法；③设计和验证符合APB协议的外围设备和系统模块。其他说明：此文档由ARM公司发布，版本为v1.0，提供了详细的信号定义和技术细节，适用于需要深入了解AMBA 3 APB协议的开发者。文档还包含反馈渠道，鼓励用户提出改进建议和报告错误。

2025-06-18

空空如也

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