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RSS订阅原创 Java操作MySQL，创建JDBC工具类、使用Druid连接池技术，实现CRUD(增、删、改、查)
Java操作MySQL，创建JDBC工具类、使用Druid连接池技术，实现CRUD(增、删、改、查)
2022-06-03 15:40:05
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原创 用QuartusII 操作操作1位全加法器单位延时仿真
1.打开Quartus two，新建一个工程，选择位置在一个文件夹中，输入工程名2.点击下一步，直到下图，选择Modelsim3点击新建文件，.选择Verilog HDL File,点击确定。如图4.输入代码，并运行差错，代码如下module Add_full_unit_delay(output c_out,sum,input a,b,c_in);wire w1,w2,w3;Add_half_unit
2021-06-27 23:31:40
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原创 选题二——智力抢答器的课程设计
一，实验内容，要求及目的二，实验代码1，module alldesign(reset,clock,din1,din2,din3,din4,clear,beep,number,cnt);input reset,clock;input din1,din2,din3,din4,clear;output beep;output [7:0] number,cnt;wire clklk;wire clklhz;wire start;clkdiv iunit1(reset,clock,clklhz)
2021-06-27 18:24:02
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原创 16进制7段译码器仿真
一，实验内容数字逻辑基础与Verilog设计教材书P114页实验4.34 16进制7段译码器仿真。二，实验目的让读者用case选择语句的时候注意输出（leds）矢量与段代码之间的关系，用四位的矢量表示十六进制（hers），用七位的矢量表示七个输入（leds）三，实验代码module seg7(hex,leds);input [3:0]hex;output reg[1:7]leds;always @(hex)case(hex) //abcdefg0:leds=7’b1111110;1:
2021-06-21 15:42:34
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原创 用Modelsim进行仿真（独热码状态机、SR锁存器延迟模型、位移除法器模型）
以独热码状态机为例1.用Modelsim软件，点击文件，新建一个工程，如图2.重命名为work,点击OK，如图3.点击新建一个文档，第一个，改变类型为VERILOG，点击OK4.接着就开始输入代码，如图5.开始运行。运行成功后就会打勾，如图6.开始进行编译，选择要编译的文件，如图7.开始进行仿真，添加到Wave波形图中，如图8.改变数值，就可以得到波形图9.SR锁存器延迟模型、位移除法器模型步骤都是一样的，相关截图第二个实验第三个实验10.视频代码链接热码
2021-06-11 15:05:42
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原创 时序逻辑的测试模块
1.新建文件夹命名p2s2新建一个工程，点击输入框，输入代码module p2s(data_in,clock,reset,load,data_out,done);input [3:0] data_in;input clock,reset, load;output data_out;output done;reg done;reg [3:0] temp;reg [3:0] cnt;always@(posedge clock or posedge reset )beginif(reset
2021-06-04 14:20:14
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原创 Verilog HDL 测试模块
1.新建文件夹命名的decoder3x82新建一个工程，点击输入框，输入代码module decoder3x8(din,en,dout,ex);input [2:0] din;input en;output [7:0] dout;output ex;reg [7:0] dout;reg ex;always @(din or en)if(en)begindout=8’b1111_1111;ex=1’b1;endelsebegincase(din)3’b000:begind
2021-06-04 14:13:34
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原创 主从D触发器的门级建模
1.新建文件夹命名MSDFF2新建一个工程，点击输入框，输入代码module MSDFF(Q , Qbar , D , C );output Q , Qbar ;input D , C ;notnot1 ( NotD ,D) ,not2 ( NotC , C) ,not3 ( NotY , Y) ;nandnand1 ( D1 , D , C) ,nand2 ( D2 , C , NotD) ,nand3 ( Y , D1 , Ybar ) ,nand4 ( Ybar , Y ,
2021-05-28 15:15:00
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原创 Modelsim工程仿真流程
1.新建文件夹命名fulladd2新建一个工程，点击输入框，输入代码modulefulladd(sum,c_out,a,b,c_in);output sum,c_out ;input a,b,c_in;wires1, c1, c2 ;xor(s1,a,b) ;and(c1,a,b) ;xor(sum, s1,c_in) ;and(c2,s1,c_in) ;or(c_out,c2,c1) ;endmodulemodule test;wire sum,c_out;reg a
2021-05-28 14:55:48
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原创 优先级编码器的Verilog代码
1.新建文件夹命名priority2新建一个工程，点击输入框，输入代码module priority(W,Y,z);input [3:0]W;output reg [1:0]Y;output reg z;always @(W)beginz=1;casex(W)4’b1xxx:Y=3;4’b01xx:Y=2;4’b001X:Y=1;4’B0001:Y=0;default: beginz=0;Y=2’bx;endendcaseendendmodule3.点击运行按钮
2021-05-22 15:30:55
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原创 芯片74381ALU功能描述
1.新建文件夹命名alu2新建一个工程，点击输入框，输入代码//74381 ALUmodule alu(S,A,B,F);input [2:0]S;input [3:0]A,B;output reg [3:0]F;always @(S,A,B)case(S)0:F=4’b0000;1:F=B-A;2:F=A-B;3:F=A+B;4:F=A^B;5:F=A|B;6:F=A&B;7:F=4’b1111;endcaseendmodule3.点击运行按钮，开始运行检
2021-05-22 15:19:40
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原创 Modelsim基本仿真流程
1.新建文件夹命名fulladd2新建一个工程，点击输入框，输入代码module fulladd(sum,c_cut,a,b,c_in);output sum,c_cut;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and (c1,a,b);xor (sum,s1,c_in);and (c2,s1,c_in);or (c_out,c2,c1);endmodulemodule test;wire sum,c_out;reg a,b,c_in
2021-05-21 18:11:19
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原创 译码器的门级建模
1.新建一个文件夹，命名为DEC2x42.新建一个新的工程，选择Verilog HDL File3.输入代码module DEC2x4 (Z,A,B,Enable );output [3:0] Z;input A,B,Enable;wire Abar,Bbar;notnot0 (Abar,A),not1 (Bbar,B);nandnand0(Z[3],Enable,A,B),nand1(Z[0],Enable,Abar,Bbar),nand2(Z[1],Enable,Abar,
2021-05-21 17:58:52
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原创 Verilog Modelsim仿真
1.用Quartus two新建一个工程。2.选择Verilog HDL File,点击确定。3.输入代码，将代码保存重命名。4.保存好之后，在工程中插入重命名的文件，并选择使用modelsim联合使用。5.运行，并和modelsim 一起联合使用，系统自动跳转到modelsim界面，最后输入数值即可联合成功。6.视频过程链接分享：https://v.qq.com/x/page/k3244o0c33h.html...
2021-05-07 23:02:29
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原创 QuartusII13.1 操作
标题：QuartusII13.1 操作1.实验目的：对Quartus ii 进行仿真实验。2.实验内容：教材P38页进行仿真。3.实验原理：使用Verilog语法4.实验过程：1）新建如图2）选择Verilog HDL File3)4)输入代码开始运行仿真5）在无错误得情况下，新建，选择University program VWF6）运行截图7）实验视频前往哔哩哔哩视频观看https://b23.tv/TwVRuO?share_medium=android&
2021-03-14 21:00:25
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空空如也
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