<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[lb_99的博客]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/lb_99</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; lb_99]]></copyright><item><title><![CDATA[Java操作MySQL，创建JDBC工具类、使用Druid连接池技术，实现CRUD(增、删、改、查)]]></title><link>https://blog.youkuaiyun.com/lb_99/article/details/125112424</link><guid>https://blog.youkuaiyun.com/lb_99/article/details/125112424</guid><author>lb_99</author><pubDate>Fri, 03 Jun 2022 15:40:05 +0800</pubDate><description><![CDATA[Java操作MySQL，创建JDBC工具类、使用Druid连接池技术，实现CRUD(增、删、改、查)]]></description><category></category></item><item><title><![CDATA[用QuartusII 操作操作1位全加法器单位延时仿真]]></title><link>https://blog.youkuaiyun.com/lb_99/article/details/118281972</link><guid>https://blog.youkuaiyun.com/lb_99/article/details/118281972</guid><author>lb_99</author><pubDate>Sun, 27 Jun 2021 23:31:40 +0800</pubDate><description><![CDATA[1.打开Quartus two，新建一个工程，选择位置在一个文件夹中，输入工程名

2.点击下一步，直到下图，选择Modelsim

3点击新建文件，.选择Verilog HDL File,点击确定。如图

4.输入代码，并运行差错，代码如下
module Add_full_unit_delay(output c_out,sum,input a,b,c_in);
wire                                              w1,w2,w3;
Add_half_unit]]></description><category></category></item><item><title><![CDATA[选题二——智力抢答器的课程设计]]></title><link>https://blog.youkuaiyun.com/lb_99/article/details/118277603</link><guid>https://blog.youkuaiyun.com/lb_99/article/details/118277603</guid><author>lb_99</author><pubDate>Sun, 27 Jun 2021 18:24:02 +0800</pubDate><description><![CDATA[一，实验内容，要求及目的

二，实验代码
1，module alldesign(reset,clock,din1,din2,din3,din4,clear,beep,number,cnt);
input reset,clock;
input din1,din2,din3,din4,clear;
output beep;
output [7:0] number,cnt;
wire clklk;
wire clklhz;
wire start;
clkdiv iunit1(reset,clock,clklhz)]]></description><category></category></item><item><title><![CDATA[1位全加法器单位延时]]></title><link>https://blog.youkuaiyun.com/lb_99/article/details/118094256</link><guid>https://blog.youkuaiyun.com/lb_99/article/details/118094256</guid><author>lb_99</author><pubDate>Mon, 21 Jun 2021 21:06:08 +0800</pubDate><description><![CDATA[一，

]]></description><category></category></item><item><title><![CDATA[16进制7段译码器仿真]]></title><link>https://blog.youkuaiyun.com/lb_99/article/details/118086951</link><guid>https://blog.youkuaiyun.com/lb_99/article/details/118086951</guid><author>lb_99</author><pubDate>Mon, 21 Jun 2021 15:42:34 +0800</pubDate><description><![CDATA[一，实验内容
数字逻辑基础与Verilog设计教材书P114页实验4.34 16进制7段译码器仿真。

二，实验目的
让读者用case选择语句的时候注意输出（leds）矢量与段代码之间的关系，用四位的矢量表示十六进制（hers），用七位的矢量表示七个输入（leds）
三，实验代码
module seg7(hex,leds);
input [3:0]hex;
output reg[1:7]leds;
always @(hex)
case(hex) //abcdefg
0:leds=7’b1111110;
1:]]></description><category></category></item><item><title><![CDATA[用Modelsim进行仿真（独热码状态机、SR锁存器延迟模型、位移除法器模型）]]></title><link>https://blog.youkuaiyun.com/lb_99/article/details/117816971</link><guid>https://blog.youkuaiyun.com/lb_99/article/details/117816971</guid><author>lb_99</author><pubDate>Fri, 11 Jun 2021 15:05:42 +0800</pubDate><description><![CDATA[以独热码状态机为例
1.用Modelsim软件，点击文件，新建一个工程，如图
2.重命名为work,点击OK，如图

3.点击新建一个文档，第一个，改变类型为VERILOG，点击OK

4.接着就开始输入代码，如图

5.开始运行。运行成功后就会打勾，如图

6.开始进行编译，选择要编译的文件，如图

7.开始进行仿真，添加到Wave波形图中，如图

8.改变数值，就可以得到波形图

9.SR锁存器延迟模型、位移除法器模型步骤都是一样的，相关截图
第二个实验



第三个实验



10.视频代码链接
热码]]></description><category></category></item><item><title><![CDATA[时序逻辑的测试模块]]></title><link>https://blog.youkuaiyun.com/lb_99/article/details/117559919</link><guid>https://blog.youkuaiyun.com/lb_99/article/details/117559919</guid><author>lb_99</author><pubDate>Fri, 04 Jun 2021 14:20:14 +0800</pubDate><description><![CDATA[1.新建文件夹命名p2s
2新建一个工程，点击输入框，输入代码
module p2s(data_in,clock,reset,load,data_out,done);
input [3:0] data_in;
input clock,reset, load;
output data_out;
output done;
reg done;
reg [3:0] temp;
reg [3:0] cnt;
always@(posedge clock or posedge reset )
begin
if(reset]]></description><category></category></item><item><title><![CDATA[Verilog HDL 测试模块]]></title><link>https://blog.youkuaiyun.com/lb_99/article/details/117559581</link><guid>https://blog.youkuaiyun.com/lb_99/article/details/117559581</guid><author>lb_99</author><pubDate>Fri, 04 Jun 2021 14:13:34 +0800</pubDate><description><![CDATA[1.新建文件夹命名的decoder3x8
2新建一个工程，点击输入框，输入代码
module decoder3x8(din,en,dout,ex);
input [2:0] din;
input en;
output [7:0] dout;
output ex;
reg [7:0] dout;
reg ex;
always @(din or en)
if(en)
begin
dout=8’b1111_1111;
ex=1’b1;
end
else
begin
case(din)
3’b000:begin
d]]></description><category></category></item><item><title><![CDATA[主从D触发器的门级建模]]></title><link>https://blog.youkuaiyun.com/lb_99/article/details/117363784</link><guid>https://blog.youkuaiyun.com/lb_99/article/details/117363784</guid><author>lb_99</author><pubDate>Fri, 28 May 2021 15:15:00 +0800</pubDate><description><![CDATA[1.新建文件夹命名MSDFF
2新建一个工程，点击输入框，输入代码
module MSDFF(Q , Qbar , D , C );
output Q , Qbar ;
input D , C ;
not
not1 ( NotD ,D) ,
not2 ( NotC , C) ,
not3 ( NotY , Y) ;
nand
nand1 ( D1 , D , C) ,
nand2 ( D2 , C , NotD) ,
nand3 ( Y , D1 , Ybar ) ,
nand4 ( Ybar , Y , ]]></description><category></category></item><item><title><![CDATA[Modelsim工程仿真流程]]></title><link>https://blog.youkuaiyun.com/lb_99/article/details/117362834</link><guid>https://blog.youkuaiyun.com/lb_99/article/details/117362834</guid><author>lb_99</author><pubDate>Fri, 28 May 2021 14:55:48 +0800</pubDate><description><![CDATA[1.新建文件夹命名fulladd
2新建一个工程，点击输入框，输入代码
module
fulladd(sum,c_out,a,b,c_in);
output sum,c_out ;
input a,b,c_in;
wire
s1, c1, c2 ;
xor
(s1,a,b) ;
and
(c1,a,b) ;
xor
(sum, s1,c_in) ;
and
(c2,s1,c_in) ;
or(c_out,c2,c1) ;
endmodule
module test;
wire sum,c_out;reg a]]></description><category></category></item><item><title><![CDATA[优先级编码器的Verilog代码]]></title><link>https://blog.youkuaiyun.com/lb_99/article/details/117162220</link><guid>https://blog.youkuaiyun.com/lb_99/article/details/117162220</guid><author>lb_99</author><pubDate>Sat, 22 May 2021 15:30:55 +0800</pubDate><description><![CDATA[1.新建文件夹命名priority

2新建一个工程，点击输入框，输入代码
module priority(W,Y,z);
input [3:0]W;
output reg [1:0]Y;
output reg z;
always @(W)
begin
z=1;
casex(W)
4’b1xxx:Y=3;
4’b01xx:Y=2;
4’b001X:Y=1;
4’B0001:Y=0;
default: begin
z=0;
Y=2’bx;
end
endcase
end
endmodule

3.点击运行按钮]]></description><category></category></item><item><title><![CDATA[芯片74381ALU功能描述]]></title><link>https://blog.youkuaiyun.com/lb_99/article/details/117161906</link><guid>https://blog.youkuaiyun.com/lb_99/article/details/117161906</guid><author>lb_99</author><pubDate>Sat, 22 May 2021 15:19:40 +0800</pubDate><description><![CDATA[1.新建文件夹命名alu

2新建一个工程，点击输入框，输入代码
//74381 ALU
module alu(S,A,B,F);
input [2:0]S;
input [3:0]A,B;
output reg [3:0]F;
always @(S,A,B)
case(S)
0:F=4’b0000;
1:F=B-A;
2:F=A-B;
3:F=A+B;
4:F=A^B;
5:F=A|B;
6:F=A&amp;B;
7:F=4’b1111;
endcase
endmodule

3.点击运行按钮，开始运行检]]></description><category></category></item><item><title><![CDATA[Modelsim基本仿真流程]]></title><link>https://blog.youkuaiyun.com/lb_99/article/details/117131082</link><guid>https://blog.youkuaiyun.com/lb_99/article/details/117131082</guid><author>lb_99</author><pubDate>Fri, 21 May 2021 18:11:19 +0800</pubDate><description><![CDATA[1.新建文件夹命名fulladd

2新建一个工程，点击输入框，输入代码
module fulladd(sum,c_cut,a,b,c_in);
output sum,c_cut;
input a,b,c_in;
wire s1,c1,c2;
xor (s1,a,b);
and (c1,a,b);
xor (sum,s1,c_in);
and (c2,s1,c_in);
or (c_out,c2,c1);
endmodule
module test;
wire sum,c_out;
reg a,b,c_in]]></description><category></category></item><item><title><![CDATA[译码器的门级建模]]></title><link>https://blog.youkuaiyun.com/lb_99/article/details/117130398</link><guid>https://blog.youkuaiyun.com/lb_99/article/details/117130398</guid><author>lb_99</author><pubDate>Fri, 21 May 2021 17:58:52 +0800</pubDate><description><![CDATA[1.新建一个文件夹，命名为DEC2x4

2.新建一个新的工程，选择Verilog HDL File

3.输入代码
module DEC2x4 (Z,A,B,Enable );
output [3:0] Z;
input A,B,Enable;
wire Abar,Bbar;
not
not0 (Abar,A),
not1 (Bbar,B);
nand
nand0(Z[3],Enable,A,B),
nand1(Z[0],Enable,Abar,Bbar),
nand2(Z[1],Enable,Abar,]]></description><category></category></item><item><title><![CDATA[Verilog Modelsim仿真]]></title><link>https://blog.youkuaiyun.com/lb_99/article/details/116504352</link><guid>https://blog.youkuaiyun.com/lb_99/article/details/116504352</guid><author>lb_99</author><pubDate>Fri, 07 May 2021 23:02:29 +0800</pubDate><description><![CDATA[1.用Quartus two新建一个工程。
2.选择Verilog HDL File,点击确定。
3.输入代码，将代码保存重命名。

4.保存好之后，在工程中插入重命名的文件，并选择使用modelsim联合使用。

5.运行，并和modelsim 一起联合使用，系统自动跳转到modelsim界面，最后输入数值即可联合成功。

6.视频过程链接分享：https://v.qq.com/x/page/k3244o0c33h.html

...]]></description><category></category></item><item><title><![CDATA[4位加法器的门级建模]]></title><link>https://blog.youkuaiyun.com/lb_99/article/details/116503306</link><guid>https://blog.youkuaiyun.com/lb_99/article/details/116503306</guid><author>lb_99</author><pubDate>Fri, 07 May 2021 22:09:25 +0800</pubDate><description><![CDATA[1.打开Quartus two，新建


]]></description><category></category></item><item><title><![CDATA[QuartusII13.1 操作]]></title><link>https://blog.youkuaiyun.com/lb_99/article/details/114802359</link><guid>https://blog.youkuaiyun.com/lb_99/article/details/114802359</guid><author>lb_99</author><pubDate>Sun, 14 Mar 2021 21:00:25 +0800</pubDate><description><![CDATA[标题：QuartusII13.1 操作
1.实验目的：对Quartus ii 进行仿真实验。
2.实验内容：教材P38页进行仿真。

3.实验原理：使用Verilog语法
4.实验过程：
1）新建如图

2）选择Verilog HDL File

3)

4)输入代码开始运行仿真

5）在无错误得情况下，新建，选择University program VWF

6）运行截图


7）实验视频
前往哔哩哔哩视频观看
https://b23.tv/TwVRuO?share_medium=android&amp;]]></description><category></category></item></channel></rss>