16进制7段译码器仿真

最新推荐文章于 2025-10-25 23:34:51 发布

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#程序人生

一，实验内容
数字逻辑基础与Verilog设计教材书P114页实验4.34 16进制7段译码器仿真。
在这里插入图片描述

二，实验目的
让读者用case选择语句的时候注意输出（leds）矢量与段代码之间的关系，用四位的矢量表示十六进制（hers），用七位的矢量表示七个输入（leds）

三，实验代码
module seg7(hex,leds);
input [3:0]hex;
output reg[1:7]leds;
always @(hex)
case(hex) //abcdefg
0:leds=7’b1111110;
1:leds=7’b0110000;
2:leds=7’b1101101;
3:leds=7’b1111001;
4:leds=7’b0110011;
5:leds=7’b1011011;
6:leds=7’b1011111;
7:leds=7’b1110000;
8:leds=7’b1111111;
9:leds=7’b1111011;
10:leds=7’b1110111;
11:leds=7’b0011111;
12:leds=7’b1001110;
13:leds=7’b0111101;
14:leds=7’b1001111;
13:leds=7’b1000111;
endcase
endmodule