用QuartusII 操作操作1位全加法器单位延时仿真

1.打开Quartus two，新建一个工程，选择位置在一个文件夹中，输入工程名

2.点击下一步，直到下图，选择Modelsim

3点击新建文件，.选择Verilog HDL File,点击确定。如图

4.输入代码，并运行差错，代码如下
module Add_full_unit_delay(output c_out,sum,input a,b,c_in);
wire w1,w2,w3;
Add_half_unit_delay M1(w2,w1,a,b);
Add_half_unit_delay M2(w3,sum,w1,c_in);
or #1 M3(c_out,w2,w3);
endmodule
module Add_half_unit_delay (output c_out,sum,input a,b);
xor #1 M1(sum,a,b);
and #1 M2(c_out,a,b);
endmodule

5.代码运行成功后，再次点击文件，选择new，在弹出的对话框中选择University Program VWF，如图

6.进入到下一个界面后，双击左键，弹出一个窗