【Verilog基础】【计算机体系架构】一文搞懂 Cache 缓存（cache line、标记Tag、组号/行号index，块内地址offset）（Write-through、Write-back）

一、理论储备

1.1、基础知识

将cache平均分成相等的很多块，每一个块大小称之为cache line，其大小是cache line size，也可以称之为cache块和cache块 size。

现在的硬件设计中，一般cache line的大小是4-128 Bytes。注意cache line没有1Byte。cache line是cache和主存之间数据传输的最小单位。

关于load和store，load是加载数据到CPU；store是存数据到主存。

1.2、offset、index、tag的概念

如上图：我们一共有8行cache line，cache line大小是8 Bytes。所以我们可以利用地址低3 bits（如上图地址蓝色部分）用来寻址8 bytes中某一字节，我们称这部分bit组合为offset。

同理，8行cache line，为了覆盖所有行。我们需要3 bi