文章目录 一、笔试/面试常考知识点 二、面试常考手撕代码 2.1、基本电路设计 2.2、复杂电路设计 2.3、跨时钟域设计 一、笔试/面试常考知识点 奇、偶、小数分频 【Verilog基础】分频器实现总结（注意体会为什么要使用 降频 实现分频） 【牛客Verilog进阶挑战】 时序逻辑篇：VL13 时钟分频（偶数） 【牛客Verilog进阶挑战】 时序逻辑篇：VL16 占空比50%的奇数分频 【牛客Verilog进阶挑战】 时序逻辑篇：VL17 任意小数分频 【牛客Verilog进阶挑战】 时序逻辑篇：VL18 无占空比要求的奇数分频</
本文总结了2023年校招中笔试和面试常考的Verilog知识点，包括奇偶分频、时序逻辑、亚稳态、低功耗和跨时钟域设计。同时，详细解析了面试常考的手撕代码，如全加器、多路选择器、状态机、序列检测和乘法器等，并涵盖了同步FIFO、ALU、二进制与格雷码转换、CRC校验等复杂电路设计。
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