【校招Verilog进阶挑战】 时序逻辑篇：VL18 无占空比要求的奇数分频

题目

描述

题目描述： 请设计一个同时输出5分频的时钟分频器，本题对占空比没有要求

注意rst为低电平复位

信号示意图：

波形示意图：

输入描述：
输入信号 clk_in rst
类型 wire

输出描述：
输出信号 clk_out5
类型 wire

题解

注意，clk_temp的翻转条件是cnt等于3，而不是4，这点可详细参考《计数器》一文！

`timescale 1ns/