【校招Verilog进阶挑战】 时序逻辑篇:VL18 无占空比要求的奇数分频

该博客主要介绍了如何使用Verilog设计一个无占空比要求的5分频时钟分频器。在题目中,要求在rst低电平时复位,并给出了输入输出信号的描述。博主强调了clk_temp翻转的条件是cnt等于3,而非4,这一关键点与计数器的知识有关。

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文章目录

题目

描述

题目描述: 请设计一个同时输出5分频的时钟分频器,本题对占空比没有要求

注意rst为低电平复位

信号示意图:

在这里插入图片描述

波形示意图:

在这里插入图片描述

输入描述
输入信号 clk_in rst
类型 wire

输出描述
输出信号 clk_out5
类型 wire

题解

注意,clk_temp的翻转条件是cnt等于3,而不是4,这点可详细参考《计数器》一文!

`timescale 1ns/
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