【校招Verilog快速入门】基础语法篇：VL2、异步复位的串联T触发器

一、题目

描述

题目描述：

用verilog实现两个串联的异步复位的T触发器的逻辑，结构如图：

信号示意图：

波形示意图：

输入描述：

输入信号 data, clk, rst
类型 wire
在testbench中，clk为周期5ns的时钟，rst为低电平复位

输出描述：
输出信号 q
类型 reg

二、题解

分析：做题之前首先需要知道T触发器的特点：输入为1时，输出进行翻转。

另外需要注意异步复位。

`timescale 1ns