【Verilog基础】逻辑综合（1）概述与基本知识入门

已于 2022-03-31 12:48:23 修改
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分类专栏： # Verilog基础(含数电基础) 文章标签： Verilog
于 2022-03-31 12:47:46 首次发布
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本文介绍了逻辑综合的基础知识，包括其在ASIC前端设计中的重要性，主要步骤转译、优化和映射，以及关键对象如design、port、clock等。逻辑综合使用DesignCompiler工具，目标是实现面积、时序和功耗的平衡。同时，文章强调了设计约束的清晰定义以避免命名冲突，并概述了静态时序分析在检查建立时间和保持时间中的作用。

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文章目录

一、 逻辑综合概述

1、 逻辑综合的专题学完之后，能够掌握以下五个核心知识点

  • （1） 懂得为什么要逻辑综合；
  • （2） 懂得逻辑综合的基本原理；
  • （3） 懂得逻辑综合需要提供哪些文件；
  • （4） 知道逻辑综合过程需要施加哪些约束；
  • （5） 知道逻辑综合能够产生哪些结果。

2、 逻辑综合是 ASIC 前端设计中的一个重要步骤：

  • 综合的过程就是将抽象程度较高的 RTL 代码转换到与工艺库相关的门级网表的过程。
  • 逻辑综合的目的是决定电路的门极结构，寻求面积与时序的平衡，寻求功耗与时序的平衡，增强电路的测试性。
  • 逻辑综合主要的 EDA 工具是新思科技的 DesignCompiler。

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二、知识点

2.1、 逻辑综合主要分为三个步骤： 转译、 优化、 映射

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逻辑综合概述与基本知识入门 Verilog
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逻辑综合是数字电路设计中重要的一步，它将高级的逻辑描述转换为底层的门级电路表示。Verilog是一种常用的硬件描述语言，它提供了一种结构化的方式来描述电路的行为和结构。本文介绍了逻辑综合的概念和Verilog的基本知识，包括模块、端口、信号、连接操作符、逻辑运算符和实例化。本文将介绍逻辑综合的概念和Verilog的基本知识，并提供相应的源代码示例。逻辑综合是将高级的逻辑描述转换为等效的门级电路表示的过程。通过学习和实践，您可以进一步掌握逻辑综合和数字电路设计的技巧，并应用于实际的电路设计中。
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逻辑综合 为什么要进行逻辑综合 ？ 我们在设计时是将spec和逻辑转换成verilog代码描述电路，在芯片制作时，需要将代码再转换成更加低级的门级电路，供代工厂使用。逻辑综合的主要目的是：决定电路的门级结构、寻求时序与面积的平衡、需求功耗与时序的平衡、增强电路的测试性。 逻辑综合的基本原理 逻辑综合的三个阶段分别是转译，优化和映射。 转译是指将HDL代码翻译为GTECH电路，这个数据库的电路是完全独立于晶圆厂工艺库的，是一个一般性的数据库文件。 优化就是指我们在逻辑综合阶段通过施加约束来对电路的时序、面积
Verilog逻辑综合等重要类容
08-02
你要学好Verilog的必备知识。FPGA是什么，FPGA芯片里面有什么，零基础学FPGA不要开始就拿个开发板照着别人的东西去编程。很多开发板的程序写的很烂，我也做过一段时间的开发板设计，我觉得很大程度上，开发板在误人子弟。不过原厂提供的正品开发板，代码很优秀的，可以借鉴。只有了解了FPGA内部的结构才能明白为什么写Verilog和写C整体思路是不一样的。
《逻辑综合(logic synthesis)入门指南》
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verilog 逻辑综合
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Verilog基础知识概述 Verilog是一种硬件描述语言(Hardware Description Language, HDL)，专为电子设计自动化(EDA)工具和硬件工程师设计，旨在通过文本形式描述电子系统的功能行为，以便进行行为级仿真和自动电路...
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逻辑综合技术的发展巳经把硬件描述语言 ( HDL ) 推到了数字设计技术的最前沿 逻辑综合工具显著地缩短了设计周期。设计者可以在吏高的抽象层次上进行设计，因而减少了设计时间­。 逻辑综合 简而言之，逻辑综合是在标准单元库和特定的设计约束的基础上，把设计的高层次描述转换 成优化的门级网表的过程。 标准单元库可以包含简单的单元，例如与门、或门和或非门等基本逻辑门、也可以包含宏单元，例如加法器、多路选择器和特殊的和发器。标准单元库也就是大家熟知的工艺库。在过去逻辑综合用的是设计者的大脑。 计算机辅助逻辑综合工具
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在逻辑优化的过程中，可以作结构(Structuring)优化和展平(Flattrning)优化。电路的逻辑综合=转化(translation)+逻辑优化(logic optimization)+映射(mapping)逻辑级的共用子表达式和结构级的公用子表达式不同，前者指门级电路共用的子表达式，后者指的是算术电路的共用子表达式。·设计结构的选择(Implementation Selection)：选择最合适的结构或算法实现电路的功能。·展平优化把组合逻辑路径减少，主要用作速度的优化，电路的面积可能会很大。
Verilog 逻辑与(&&)、按位与(&)、逻辑或(||)、按位或(|)、等于(==)、全等(===)的区别
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一个4bit的数和一个4bit的数按位与的结果还是一个4bit数，例如A[3:0] & B[3:0] = { A[3] && B[3] , A[2] && B[2], A[1] && B[1], A[0] && B[0] }一个4bit的数和一个4bit的数按位或的结果还是一个4bit数，例如A[3:0] & B[3:0] = { A[3] || B[3] , A[2] || B[2], A[1] || B[1], A[0] || B[0] }因为4bit数A和B中间都有1，所以A、B按位或结果都为1。
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在数字设计和电路模拟中，逻辑运算是基础中的基础，包括逻辑与（AND）、逻辑或（OR）、逻辑非（NOT）、逻辑异或（XOR）等。这些运算符不仅处理确定的逻辑值1和0，还能处理不确定值x。
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