【Verilog基础】RTL设计指导原则（面积与速度互换（模块复用）、乒乓操作、流水线操作）

RTL 级设计的评判标准很多，如时序性能、所占面积、可测试性、可重用性、功耗、时钟域的分配、复位信号设计以及是否与所用 EDA 工具匹配等。如果设计目标是在 FPGA 或CPLD 等可编程逻辑器件上实现，则还需考虑是否能发挥这些 PLD 的结构特点等。根据这些目标的组合和优先级设置，可以派生出很多不同的设计原则。这里仅讨论一般意义的指导原则。 通常来说，主要有三个指导原则： 面积与速度互换、 乒乓操作、 流水线设计。

面积与速度互换

我们先来讲面积与速度互换原则。 这里的“面积”是指一个设计所消耗的目标器件(如FPGA 、 CPLD 和 ASIC 等)的硬件资源数量或者 ASIC 芯片的面积。对于 FPGA 来说，可以用所消耗的触发器 CFF) 和查找表 CLUT)数量来衡量；对于 ASIC 来说，则可以用设计的面积、门数等衡量。 "速度"指设计在芯片上稳定运行时所能够达到的最高频率，这个频率由设计的时序状况决定，与设计满足的时钟周期、 PAD to PAD Tim