【Verilog基础】可综合风格——在 RTL 书写中如何考虑延迟、面积

首先，回答一个问题，为什么要去考虑延迟和面积呢？不考虑它们又会有什么后果？

• 相同功能与时序下，面积越小代表成本越低。
• 相同功能与面积下，延迟越低代表能跑的频率越高，性能越强大。
• 所以书写RTL的时候会有低面积、低延迟的优化目标，在二者产生冲突的时候，会根据实际工程评价二者优先级。
• 不考虑延迟与面积的时间，可能造成完成相同功能的时候面积特别大，或者运行频率特别低。

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1、多路选择器构成的级联电路中，如果有个别信号到来的比较晚。 那如何针对这个信号进行优化呢？

• 答：尽可能把这个延迟较大的分支单独拿出来，放到离出口最近的选择器中。

2、注意“先加后选”和“先选后加”两种方法对数据通道延迟的影响。

• 先选后加，会使控制通道延迟变大！

3、重点关注电路中的加法器、乘法器等较为复杂的逻辑单元，尽可能少使用。

4、随着芯片工艺的进步和生产成本的降低，面积显得没有时序问题重要。但减少设计面积意味着成本降低、功耗降低，特別是对于 FPGA 的设计，直接决着 FPG