【Verilog基础】Verilog实现加扰器（Scrambler ）与解扰器（Descrambler）

一、加扰器和解扰器简介

一般来说，数字通信系统的设计及其性能都与所传输的数字信号的统计特性有关。在数字通信设备中，通常从0和1码的交变点提取位定时信息，若经常出现长的0或1游程，则将影响位同步的建立和保持。如果数字信号具有周期性，则信号频谱中存在离散谱线。由于电路中存在的不同程度的非线性，离散谱线有可能在多路通信系统其它路中造成串扰。为了限制这种串扰，常要求数字信号的最小周期足够长。

如果我们能够先将信源产生的数字信号变换成具有近似白噪声统计特性的数字序列，再进行传输，在接收端收到这个序列后先变换成原始数字信号，再送给用户。这样就可以给数字通信系统的设计和性能估计带来很大方便。

所谓加扰（scrambling）技术，就是不用增加多余度而扰乱信号，改变数字信号统计特性，使其近似于白噪声统计特性的一种技术。这种技术的基础是建立在反馈移位寄存器序列（伪随机序列）的理论基础之上。（同样，所谓解扰技术，就是将变换统计特性后的数字信号复原为信源产生的数字信号。）

采用级加扰技术的通信系统组成原理如下图所示。在发送端用加扰器（scrambler）来改变原始数字信号的统计特性，而接收端用解扰器（descrambler）恢复出原始数字信号。

二、加扰器和解扰器原理框图