本文提供了15道关于数字IC设计的笔试题目，涵盖Verilog语法、数字信号处理、SystemVerilog特性、内存管理和低功耗设计等方面。题目包括单选题和问答题，适合准备校招的数字IC方向学生复习巩固。
文章目录
- 【单选题 4'x15=60'】
-
-
- 1.下列verilog语句，哪个不能综合？
- 2.执行下面语句后，a，b的值为？
- 3.数字信号上采样时，一般需要添加什么样的滤波器，完成的功能为？
- 4.如果A和B是两个3bit的变量：`A=3'b1x0;B=3'b1x0`那么下面两个式子结果分别是？
- 5. 下面哪个不是Verilog循环关键字？
- 6. System Verilog中，关于logic类型描述错误的是？
- 7. 下面列出的SystemVerilog数据类型中，四值类型的是？
- 8. 7bits的自然二进制码 `1011110` 对应的格雷码为？
- 9. 在C语言代码中定义了一个全局变量A，在编译器编译之后，A可能会出现在哪个段中？
- 10. 验证过程中不能作为测试用例通过准则是？
- 11. 在verilog中，下面哪个标识符是非法的？
- 12. 根据下面的约束，哪一个选项是错误的？
- 13. X，Y是两个无符号定点小数，X的位宽6bit，最低4bits是小数部分，最高2bits是整数部分；Y的位宽8bit，最低4bits 是小数部分，最高4bis是整数部分；现在需要计算X乘以Y的结果Z，即Z=X"Y，为了保证之的结果不溢出，Z的整数部分和小数部分至少需要多少个bit?
- 14. 写数据时钟频率fa=80MHz，读数据时钟频率fb=50MHz，在突发传输过程中，数据都是连续读写的，每次读写的突发传输长度为100。那么，在不考虑该FIFO内部读写指针跨时钟域同步延时的情况下，该FIFO的最小深度为？
- 15. 在RTL设计阶段，降低功耗的常用设计方法是？
-
- 【问答题 20'x2=40'】
【单选题 4’x15=60’】
1.下列verilog语句，哪个不能综合？
A.
wire [3:0] in;
reg out;
always @(*) begin
casez (in)
4'b1???:out=1'b1
订阅专栏 解锁全文
扫一扫
1382
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
