【SystemVerilog基础】SystemVerilog语法之逻辑等（==）、全等（===）和匹配等（==?）

已于 2022-01-22 20:15:39 修改
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分类专栏： # SystemVerilog基础 文章标签： SystemVerilog语法
于 2022-01-07 22:52:58 首次发布
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有感：作为硅农，我们的世界不仅仅是0和1的苟且，还有x和z的恐惧。

文章目录

前言

首先，来认识一下这几个符号的等于和不等的写法：

  • 逻辑等（==）和 逻辑不等（!=）
  • 全等（===）和 不全等（!==）
  • 通配符等于（==?）和 通配符不等（!=?）

在这里插入图片描述
其次，再复习一下基本的单比特与运算、或运算，其真值表如下：

在这里插入图片描述

乍一看，似乎还挺复杂的不是嘛，其实还是有规律可循的。首先由输出结果可知，四值逻辑运算的结果只有0、1和x，并且与常量0和1运算时，仍然满足逻辑代数的基本公式：0 · A = 0、1 · A = A、0 + A = A、1 + A = 1；以及

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