【Verilog基础】Verilog语法之case/casez/casex（附：case 何时被综合成串行结构）

ReCclay

已于 2022-08-04 13:38:53 修改

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分类专栏： # Verilog基础(含数电基础) 文章标签： Verilog语法

于 2022-01-08 16:43:07 首次发布

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本文介绍了Verilog中的case、casez和casex语句的语法格式、区别及应用实例，包括它们在综合时可能形成串行结构的情况。case用于全等比较，casez忽略高阻z位，casex则忽略x和z位。每个case分支只执行一次，综合时根据条件可能为串行或并行结构。

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文章目录

一、语法格式
二、case/casez/casex的区别
三、case/casez/casex的应用实例
四、case也可被综合成串行的结构
参考

一、语法格式

case/casez/casex语法格式如下：

case(控制表达式) <case分支项> endcase
casez(控制表达式) <case分支项> endcase
casex(控制表达式) <

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