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原创 【S058】用verilog实现查找首个1

verilog查找首个1

原创 【S057】一种基于verilog实现任意长度数据包的CRC32校验的方法

下面是HDLC的CRC32计算实例。以太网FCS的类似。编码中用到的知识点： （主要是非整数拍的处理）—原理肯定写不清楚，但功能已经验证是OK的。

原创 【Verilog语法014】verilog读写txt和bin文件操作

可以使用fscanffd1也可以使用//fe放在mem[0]

原创 【S059】FPGA使用iserdes原语实现对输入信号1ns精度的过采样

iserdes

原创 【win32_004】系统配置信息、HIWORD宏、打印系统配置信息

win32

原创 【S060】PLL反馈和结构

PLL

原创 DDR3的precharge、auto precharge、refresh、Self Refresh、Auto Self Refresh、Self Refresh Temperature的对比

ddr 的ASR

原创 【win32_003】DC和GDI关系、DC的组成内容、获取显示设备的DC句柄(hdc)

gdi

原创 【S063】IIC接口----解挂死

iic接口 解挂死

原创 【S056】Clause46--XGMII接口摘要

clause 46 xgmii

原创 【S062】SPI接口----IDT 8A3xxx DPLL的spi寄存器读写

spi接口

原创 【Verilog语法015】$display函数，打印行号，路径

$display总结

原创 FF的异步清零端口需要时钟吗？--不需要；使用DFF的异步复位端口必须严格按照格式书写代码

原创 【win32_005】调试信息打印到控制台----2种简单方法

【代码】【win32_005】win32调试信息打印到控制台。

原创 【win32_004】格式化字符串--StringCbPrintf

【代码】【win32_004】字符串处理函数。

原创 【win32_003】不同字符集下的通用字符串语法TCHAR、TEXT、PTSTR、PCTSTR

根据项目属性是否使用Unicode字符集，TCHAR被解释为CHAR(char)或WCHAR(wchar_t)数据类型。

原创 【win32_002】基本的win32程序框架、消息长什么样？程序编译过程

宏定义展开（例如#define 定义）；处理所有的条件编译指令，例如#ifdef、#ifndef、#endif等；处理#include，将#include引用的文件插入该行；删除所有注释；添加行号和文件标识，这样在调试和编译出错的时候可以确定是哪个文件的哪一行。预处理的过程并不会检查语法错误。

原创 【win32_000】视频截图

编译器不会自己添加unicode定义v。

原创 【win32_001】win32基础知识点--WinMain函数、控制台、格式化字符串、数据类型（字符、字符串、整数、bool）

001

原创 【S064】三极管和场效应管-易错点

易错点：增大图中Vcc，不会增大Vce，反而会减小Vce，因为电流变大，Rc电阻分压变大，直到Vce=Vces饱和管压降，进入饱和状态。β，be＞0.7正偏，ce＞0.7反偏，电势：c＞b＞e。β,两个都正偏,电势：b＞c＞e,ce之间是饱和管压降。NPN三极管是电流控制器件。截止区：Ice≈0，发射结be＜0.7反偏。放大区: Ice=Ib。饱和区：Ice＜Ib。

原创 lattice diamond软件使用

diamond

原创 【Verilog语法013】verilog多维数组(多维矩阵)的写法

多维数组

原创 【S055】verilog 乘法、除法和取余

verilog 乘法 除法

原创 nodelsim ascii显示状态机的状态，其中的a是什么？

看到图中的80’aIDLE了吗？a代表ascii，不是字符a。

原创 接入网、传输网和5G

电脑（手机）>接入网>承载网>核心网>传输网>核心网>承载网>接入网 >电脑（手机）

原创 【S041】verilig分频实现原理(偶数、奇数、半整数、小数分频)

小数

原创 【GAOPS043】FFT(2)

FFT（2）

原创 【GAOPS052】矩阵乘法运算备忘

矩阵

原创 logos_HSST简要说明

logos_HSST简要说明

原创 180H_FPGA时钟结构

180H时钟

原创 STM-1的155.52Mbps的偏差范围是多少？

SDH 的155.52Mbps合理偏差允许有多大？

原创 T.50 IRA编码

t.50

原创 【S050】自同步加扰和帧同步加扰

m

原创 【S051】(xilinx First-Word Fall-Through模式)预读FIFO

预读FIFO

原创 modelsim 仿真 毛刺 原因

modelsim 仿真 毛刺 原因

原创 【S066】SDH的指针调整实现细节

方法1：可沿用上帧的末尾序号递推。

原创 【Verilog语法012】Verilog ＞＞＞

verilog >>>

原创 【S065】SDH基本介绍

SDH（Synchronous Digital Hierarchy，同步数字体系），根据ITU-T G.707 的建议定义，是为不同速率的数字信号的传输提供相应等级的信息结构，包括复用方法和映射方法，以及相关的同步方法组成的一个技术体制。

原创 【Time15】inputdelay

input_delay其中最令人费解的是delay_value的计算。个人总结delay_value描述的是：参考时钟latch沿后，数据不稳定的完整范围(delay_min,delay_max);系统同步，只有边沿对齐：已知上级芯片的tco和路径相对延时(已经减去时钟延时)td；delay_min = tco_min + td_mindelay_min = tco_max + td_max源同步，中心对齐：中心对齐，数据会稍微延后，但是还是会再latch沿前后都存在有效数据，延时不会太离

原创 【TCL004】 if{ 和 if {是有区别的

if {$state==1 } { puts " 1 "} else { puts " 0 "}注意： if{ 和 if {是有区别的。前者将if{看做一个整体，后者用空格隔开了，是2个语义