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原创 【SystemVerilog】task/function/parameter//移位>>
【代码】【SystemVerilog】task/function。
2026-06-23 09:13:17
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原创 【SystemVerilog】class+随机数+fatal/error/warning/info+clocking+super+virtual+with
全部由AI生成。
2026-05-27 11:27:22
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原创 linux系统使用questa仿真microblaze
在vsim命令内使用-L加载对应的库 和 新增xil_defaultlib.glbl(产生复位)如果要在windows上仿真,需要将编译好的库复制到windows对应的仿真路径下。
2026-04-27 11:33:01
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原创 正则表达式
子表达式的目的是为了把那些子表达式当作一个独立元素来使用。为重复匹配次数设定一个区间 “[0-9]{5,10}”匹配任意单个非指定范围的字符 “[^a-zA-Z]”为重复匹配次数设定一个精确的值“[0-9]{10}”匹配任意单个指定范围的字符 “[a-zA-Z]”匹配“至少重复多少次” “[0-9]{5,}”匹配1个或多个字符 “[0-9]+”匹配0个或1个字符 “[0-9]?匹配任意单个不含\n的字符 “.”匹配0个或多个字符 “[0-9]单词边界位置 “\b单词\b”字符串开头的^,字符串结尾的$
2025-12-02 09:56:19
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原创 json简介+vscode的Verilog插件简单配置
Verilog/SystemVerilog Tools插件 SystemVerilog Tools(Andrew Nolte)
2025-10-15 09:47:10
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原创 Illegal connection of port DDR0_BA0 to inst N2475[0] (bmsWIDETRIBUF). The inst is defined at (null)
【代码】Illegal connection of port DDR0_BA0 to inst N2475[0] (bmsWIDETRIBUF). The inst is defined at (null)
2025-09-22 09:53:34
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原创 IEEE标准1800-2017 句法描述约定
https://blog.youkuaiyun.com/weixin_45791458/article/details/132567389
2025-09-13 07:39:55
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原创 HDMI协议1.3a
每个时钟周期,每个channel发送10bit数据,总共3个channel,可发送30bit数据。如何实现的?通过10倍过采样发送。
2025-07-01 22:21:39
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原创 【硬件0】datasheet内的电平标准怎么看?缩写的含义
单端信号受影响的因素太多,例如:温度、电源、串扰和振铃。不能确定速率,需要IBIS模型仿真来定。
2025-06-29 01:10:11
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原创 【SystemVerilog】数组+有符号数+clog2+流操作+邮箱+assert+interface+time+generate
大部分ai生成
2025-04-16 23:06:10
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原创 【S057】一种基于verilog实现任意长度数据包的CRC32校验的方法
下面是HDLC的CRC32计算实例。以太网FCS的类似。编码中用到的知识点: (主要是非整数拍的处理)—原理肯定写不清楚,但功能已经验证是OK的。
2024-10-13 20:35:50
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原创 DDR3的precharge、auto precharge、refresh、Self Refresh、Auto Self Refresh、Self Refresh Temperature的对比
ddr 的ASR
2024-04-29 22:51:14
3621
原创 【win32_003】不同字符集下的通用字符串语法TCHAR、TEXT、PTSTR、PCTSTR
根据项目属性是否使用Unicode字符集,TCHAR被解释为CHAR(char)或WCHAR(wchar_t)数据类型。
2023-12-05 22:21:20
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原创 【win32_002】基本的win32程序框架、消息长什么样?程序编译过程
宏定义展开(例如#define 定义);处理所有的条件编译指令,例如#ifdef、#ifndef、#endif等;处理#include,将#include引用的文件插入该行;删除所有注释;添加行号和文件标识,这样在调试和编译出错的时候可以确定是哪个文件的哪一行。预处理的过程并不会检查语法错误。
2023-12-05 20:57:25
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空空如也
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