【数字IC验证快速入门】13、SystemVerilog interface 和 program 学习

导读：作者有幸在中国电子信息领域的排头兵院校“电子科技大学”攻读研究生期间，接触到前沿的数字IC验证知识，旁听到诸如华为海思、清华紫光、联发科技等业界顶尖集成电路相关企业面授课程，对数字IC验证有了一些知识积累和学习心得。为帮助想入门前端IC验证的朋友，思忱一二后，特开此专栏，以期花最短的时间，走最少的弯路，学最多的IC验证技术知识。

一、内容概述

interface

• 1、验证平台（TestBench）和待验设计（DUT）的连接
• 2、Verilog的端口连接方式和缺点
• 3、SystemVerilog interface
• 5、SystemVerilog clocking block

program

• SystemVerilog program block

仿真（了解即可）

• 1、仿真时间（了解）
  • 我们做EDA验证，更多的是做逻辑功能验证，不会去太多的关注时序（setup、hold等时序，后端STA会更多关心）。
• 2、仿真时间域：