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RSS订阅原创 av1学习笔记（二）：sequence_header_obu
obu_type = OBU_SEQUENCE_HEADER时，obu为sequence_header_obu，剩下的码流表示图像最大宽高等一系列的配置信息；此后的obu将采用这些信息来解码后续码流
2025-01-06 21:29:32
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原创 脉冲信号的跨时钟传输
clock1时钟域下的脉冲信号a, 传输到clock2时钟域下的脉冲信号b3代码如下所示，（a_latch为1时，a不能发送新的脉冲if(!a_2d <=a_d;endif(!b2 <= ‘d0;endif(!
2024-11-14 18:46:45
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原创 Bug记录 ： Verilog计算有符号数时的位宽问题
由于位宽为A_WIDTH的有符号数a[A_WIDTH - 1 : 0]的表示范围为−2AWIDTH−12AWIDTH−1−1−2AWIDTH−12AWIDTH−1−1因此求有符号数a[A_WIDTH - 1 : 0]的绝对值，其绝对值的位宽也应为A_WIDTH (a_abs[A_WIDTH - 1 : 0])
2024-11-05 18:23:19
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原创 lint warning: Detected unload(unconected) net
若 cur_state在代码中的取值范围是（0，12）即从代码角度分析，cur_state== 15不成立；则A == 0恒成立；lint软件可能会将。从而报warning: Detected unload(unconected) net a, a在代码里虽然连接到了输出端口o_b，当某个变量定义赋值后，未被使用时，lint会报这个warning；但有时我们使用了该变量，依然可能报这个warning；
2024-09-11 20:58:42
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原创 verilog数据自动扩展位宽问题
如代码中所示，a + b > c 的计算中，由于c是2bit，所以左边a+b的运算结果只会取低2bit；由于a+b的最大值是3bit数，因此c扩展1bit，或者将c设为3bit，便可得到正确运算结果。a+b = ‘d6 = ‘b110, 只取2bit则为 ‘b10 = ‘d2;
2024-07-27 16:57:57
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原创 Vp9解码方式概述 -- Parsing Process
本文是对vp9协议第9章，解析字符串函数的一个梳理，主要对几张解析类型（Type）的流程进行梳理
2024-01-25 22:17:58
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原创 数字ic设计技巧：添加debug信号
在数字ic设计的过程中，我们常常通过添加一些debug信号来调试代码，以便快速定位问题，本文介绍了一些简单的debug信号添加逻辑
2023-12-05 21:28:25
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原创 了解Verilog中‘signed‘的作用：处理有符号数
在Verilog中，数据类型'signed'扮演着重要的角色。它用于处理有符号数，为设计者提供了更丰富的表达能力和灵活性。本文将深入探讨Verilog中'signed'在乘法和加法运算中的作用及其用法，并使用无符号器件，搭建一个有符号的乘法器和加法器；
2023-09-04 22:49:37
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原创 从学校到职场
与在学校不同，在职场中，我们可能每天要和很多人打交道，同时负责着很多个不同的事情。本文主要是介绍职场上的一些合作沟通等技巧，以便于帮我们更好的做好本质工作
2023-05-20 21:58:33
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原创 H.265/HEVC编码原理及其处理流程的分析
H.265/HEVC编码的框架图，查了很多资料都没搞明白，各个模块的处理的分析网上有很多，很少有把这个流程串起来的。本文的主要目的是讲清楚H.265/HEVC视频编码的处理流程，不涉及复杂的计算过程。
2023-05-19 21:33:09
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原创 H265/HEVC名词解释-- CTU，CTB，CU，CB，TU，PU，TB，PB，LCU，Slice，Tile，Chroma，Luma，I帧，B帧，P帧
学H265的时候，一堆名词 CTU，CTB，CU，CB，TU，PU，TB，PB，LCU，Slice，Tile，Chroma，Luma，I帧，B帧，P帧，绕的头疼，写篇博客汇总一下
2023-04-23 14:20:25
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原创 数字IC设计工程师一般都干什么
简单来说，数字IC设计工程师一般就是负责写verilog代码（当然，不是仅仅写个代码）。本文主要对数字IC设计的工作流程进行简单的介绍，也算是对我从业一年来的总结
2023-01-31 21:45:32
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原创 为什么数字IC的模块输出要尽量写成寄存器（reg）类型？
数字IC设计中，我们通常要求模块的输出为寄存器类型，本文主要讲讲为什么输出需要设计成寄存器类型
2022-08-19 18:46:23
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原创 数字IC设计中的握手与反压
数字IC设计中的握手与反压 本文的主要目的是介绍清楚数字IC设计中握手和反压的原理和意义如图所示，信号从输入端到A，经过模块A处理后，再送入到B模块进行处理。为了防止B错误读取A中的数据，A与B之间添加了信号Valid，只有当Valid信号为真时，A输出的数据才是有效数据，同时，为了防止B出现问题，A与B之间还加入了一个引脚Ready，B拉高该电平时，表明当前B模块可以接收、处理信号。只有当A送给B的信号有效(Valid为真)，B此时做好的准备可以接收A的数据了（Ready为真），此时，数据才被顺利的
2022-05-08 22:45:37
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原创 基于FPGA的LSTM加速器设计（MNIST数据集为例）
摘要本文以MNIST手写数字识别任务为例，使用FPGA搭建了一个LSTM网络加速器，并选取MNIST数据集中的10张图片，通过vivado软件进行仿真验证。实验结果表明，本文设计的基于FPGA的LSTM网络加速器可以完成图片分类任务，其准确率为90%(10张图片，1张分类错误)。本文主要分为四部分，第一章为LSTM硬件加速器的原理介绍，第二章为软件部分的程序设计思路，第三章为FPGA硬件部分的设计思路，第四章对全文进行总结。本文所设计的LSTM硬件加速器的完整的工程文件已上传，并在文末对工程文件进行了简单
2022-02-02 21:52:40
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原创 如何用Latex写一篇小论文
如何用Latex写一篇小论文Latex是目前常用的一种写科研论文的工具，只需要按照提出的模板写，latex会自动编译出符合论文格式的PDF文件。这篇博客从Latex工具的简介，安装到一篇小论文的完成，对Latex的基础指令进行了详细的介绍。文章目录如何用Latex写一篇小论文1. Latex运行环境2. Latex基本操作和指令介绍2.1 Latex文件介绍2.2 加载模板2.3 参考文献的引用2.4 图片，公式和表格1. Latex运行环境使用Latex写论文，首先要安装latex文件的运行
2021-11-24 18:52:16
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原创 Latex编译报错 “Undefined control sequence. \chapter“
问题描述：用Latex写大论文时，\chapter{} 编译不了，或者编译出来有问题。报错信息：“Undefined control sequence. \chapter{XX}”解决方案：应该是texlive版本的问题，我用texlive2021编译不了，报错，但是重新下载安装texlive2020版就编译成功了。texlive和teXstudio的安装下载及配置可以参考这篇博客：LaTeX-TeXlive和TeXstudio的下载、安装配置及使用...
2021-10-19 17:28:26
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基于FPGA的LSTM加速器设计（MNIST数据集为例）
2022-02-02
pytorch分块循环矩阵压缩（block-circulant）的实现.py
2021-07-20
基于51单片机的多功能温度监测系统.zip
2021-07-01
基于单片机的智能电饭煲控制系统的设计.zip
2021-06-11
pytorch框架下模型的LSTM层的自定义量化
2021-05-31
pytorch自定义RNN.zip
2021-03-11
FPGA实现FIFO结构
2021-01-07
pytorch-topk.py
2020-12-25
将pytorch的权值矩阵导入FPGA中
2020-12-01
pytorch量化意识训练程序（notebook打开）
2020-11-09
空空如也
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