【FPGA基础】基于 Vivado 2017.4 的FPGA开发流程

Vivado 2017.4 FPGA开发实战：从创建工程到硬件仿真
最新推荐文章于 2025-10-24 21:34:23 发布
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本文链接：https://blog.youkuaiyun.com/ReCclay/article/details/107730907
本文详细介绍了基于Vivado 2017.4的FPGA开发流程，包括创建LED工程、设计源文件、RTL分析、约束输入、综合、时序约束、比特流生成以及硬件仿真等步骤。重点讲解了引脚绑定、时序约束设置和ILA核的添加与使用，是FPGA初学者的实用指南。

文章目录

一、PL端开发流程简介

在这里插入图片描述

  • 设计输入：使用Verilog进行设计
  • 分析：检查语法错误 ；综合：转换为门级电路网表
  • 约束输入：低速设计主要指IO约束(管脚绑定)；高速设计指IO约束和时钟约束
  • 设计实现：布局布线

需要注意的是：上面的<分析与综合>和约束输入是可以调换的！

1.1、创建LED工程

打开位于桌面的vivado 2017.4快捷方式

在这里插入图片描述

选择Create Project创建工程
在这里插入图片描述

当然也可以使用File->New Project创建工程

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