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原创 DSP/算法/FPGA实现汇总
DSP/算法/FPGA实现汇总这篇主要围绕DSP和FPGA的汇总文章目录DSP/算法/FPGA实现汇总OFDM的FPGA实现基本DSP的FPGA实现自适应滤波(LMS)的FPGA实现小波变换的FPGA实现ZYNQ系列为国赛准备的一些FPGA实现一些Verilog基础和入门一些DSP或信号与系统的笔记结语OFDM的FPGA实现FPGA实现OFDM（1）-OFDM原理主要讲了OFDM的原理FPGA实现OFDM（二）-整体系统框架主要讲了整个通信链路其他技术的原理FPGA实现OFDM（三）- 多码
2020-11-14 14:49:55
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原创 各种课程博客汇总
各种课程博客汇总汇总贴:包含 电磁学 , 通信原理和一些课上教的8051文章目录各种课程博客汇总电磁学乱七八糟的符号系列通信原理微机原理8051结语电磁学乱七八糟的符号系列电磁学乱七八糟的符号(一)这篇主要介绍电磁场前四章中得各个公式,当时第一次写这种博客只为了记录一下公式.电磁学乱七八糟的符号(二)第五章上,主要针对电磁波在不同介质中传播的特性.电磁学乱七八糟的符号(三)第五章下,主要考虑电磁波在不同介质中的极化问题电磁学乱七八糟的符号(四)第六章,考虑电磁波的一般传输规律和矩形波导
2020-11-14 14:48:47
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原创 各种奇怪的技能树汇总
各种奇怪的技能树汇总包括 Hspice, Latex, 正则表达式, 博弈论, vhdl, Zigbee还有搭环境的blog等.文章目录各种奇怪的技能树汇总正则表达式LatexvhdlHspicequartus/modelsim工具搭环境的博弈论ZigBee论文仿真结语正则表达式正则表达式入门这篇主要介绍正则表达式的规则和工具正则表达式(二)–常用正则表达式这篇主要给一点点练习讲解和常用正则LatexLaTex入门(一)这个也是属于学了忘了更系列vhdlvhdl入门(一)-vhdl的
2020-11-14 14:45:50
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原创 AXI实战(二)-跟着产品手册设计AXI-Lite外设(AXI-Lite转串口实现)
AXI-Lite的实现方式有很多,我们在这里先使用Xilinx家的实现方法,比较直观也比较符合我们上一个系列:AXI总线入门(一)中所解析的Xilinx的写法，与此同时，在有精力的情况下小何也会介绍一些开源项目的AXI总线实现方式。但实际上Xilinx的写法并不能很好利用AXI总线，我们会在后面的outstanding和out-of-order实现中介绍到。
2023-02-21 17:59:45
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原创 AXI实战(一)-为AXI总线搭建简单的仿真测试环境
小何在初学AXI的时候就觉得，开发AXI最大的不方便点在于不知道如何进行仿真。因为仿真工作的缓慢，本来小何想要开展的AXI实战系列也随之搁浅。随着秋招的结束小何决定求助于更高级的验证语言SystemVerilog，也就开展了漫长的自学之旅。再随着借助于开源项目的实现，我们终于可以方便快捷地对所设计的AXI模块进行仿真验证。为了让更多不认识SV的朋友也可以接入，本实验所采用的验证代码既不是专用的VIP也并不涉及UVM，只要学过一些面向对象语言的朋友估计都可以轻松看懂代码。
2023-02-21 15:41:34
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原创 多 bit 数据流传输&FIFO-跨时钟域处理(2)
FIFO 的下游节点是 FIFO 的数据输出端，当读信号有效时，FIFO 中的数据将被读出，由 FIFO 内部的读指针控制，并且在 FIFO 内部读指针递增一个单元，同时 FIFO 空信号(FIFO empty Signal))将控制下游节点是否读出数据。此时，读地址已经读过的地址空间，再一次被写地址写入。当读写地址相等时，说明已经写入的数据，已经全部被读走，此时，FIFO 还尚未有新的数据写入，说明 FIFO 为空，这种情况发生在复位操作时，或者当读地址读出 FIFO 中最后一个字后，追赶上了写地址。
2022-10-20 19:48:00
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原创 同步电路与亚稳态-跨时钟域处理(1)
电平同步器，输入信号必须保持两个接受时钟周期宽度，每一次同步之后，输入信号必须恢复到无效状态。边沿检测同步器，适用于低频时钟域向高频时钟域传输，输入信号必须保持两个接受时钟周期宽度。脉冲检测同步器,适用于高频时钟域向低频时钟域传输，输入的脉冲时间的距离必须保持两个接收时钟周期以上。结绳就是将单脉冲延长，以方便采集到数据。利用脉冲的边沿做时钟；利用脉冲的电平(部分场合要求最小脉冲宽度)做选择器或者异步复位，置位。另外的关键点就是什么时候结绳结束（采集到了数据就要让对方回到初始状态)
2022-10-19 21:24:06
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原创 如何书写高质量Verilog代码
来自中国大学MOOC上西南交通大学的慕课《芯动力-硬件加速设计方法》，这里放的是笔者的一些学习笔记,示例代码修正等,以下是他们的课程大纲，有兴趣的朋友也可以看看。latch由电平触发,非同步控制.在使能信号有效时,latch相当于通路,在使能信号无效时latch保持输出状态。笔者会集中在第二到第五章，也就是具体的设计部分，后续也会陆续更新别的关于IC设计相关的东西。综合器很难解释latch,因此,除非特殊用途,一般避免引入latch.如图,假设A来得比较晚,就可以将其尽可能放在后面,隐藏踏得延迟。
2022-10-08 18:43:48
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原创 图像流AXI-Stream生成BMP文件
- 将图像AXI-Stream流转换成BMP文件格式流输出- 此模块为可综合设计！后续或许可以通过这种方式走pcie把图像回传或存在SD卡中。- 此模块处理为固定图像大小，想根据AXIS流调整大小的可以自行改改
2022-04-25 18:40:32
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翻译 wifi6简介（翻译）
802.11ax也称为高效无线技术（High-Efficiency Wireless, HEW），在用户密集环境下,802.11ax能至少将每个用户的平均吞吐量提高至以前的4倍。此项标准的重点是实现在许多其他用户在场的情况下为更多用户提供一致和可靠的数据流（平均吞吐量）的机制。
2022-04-24 11:01:05
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原创 Verilog读取BMP图片并接入AXI-Stream仿真附DocNav的拙劣使用指南
在本文中，你将能看见：BMP文件解析后，粗糙的Verilog仿真搭建AXI-Stream验证IP拙劣的DocNav使用指南
2022-04-21 13:30:55
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原创 BMP文件格式解析（带颜色表）及Verilog的AXI-Stream接入仿真（一）
在本文中你将可能看到1. ：带颜色表（掩码）的BMP文件解析 2.Verilog读取BMP文件并输出rgb888格式到文件（非AXIS）其中，rgb1，rgb4，rgb8，rgb888经验证，rgb2， rgb565，rgb555，rgb32(argb), rgb16(bit fields)写了代码没验证。
2022-03-23 23:04:15
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原创 meta-learning CS330 note(1)
meta-learning CS330(1)source:youtubebilibili笔者看的youtube,截图用的是b站。以下为笔记，不一定完美吻合课程，有可能会夹带一些私货.对ppt中的红框多为本人标注.文章目录meta-learning CS330(1)Lecture 1 : Introduction&OverviewWhy should we care about ‘deep’ multi-task & meta learningwhy multi-task &am
2021-09-15 16:18:24
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原创 AXI协议(六) Axi-Stream接入实例及小总结
AXI协议(六) Axi-Stream接入实例及小总结在这节中，你将可能看到：一个普通的摄像头接口介绍摄像头数据转AXI-Stream的接入实例关于AXI4协议暂时性的总结文章目录AXI协议(六) Axi-Stream接入实例及小总结文前声明普通摄像头的硬件模块基本思路和问题实现思路问题解决思路代码解析像素格式对齐将同步位和像素数据转成axis的"初步格式"加入异步fifo加点魔法AXI4简要总结小结文前声明本文所举例来自黑金的ov5640摄像头驱动代码，开发板是zynq系列的，本文仅
2021-08-28 14:42:31
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原创 AXI协议(五)-AXI-STREAM及接入思路解析
AXI协议(五)-AXI-STREAM及接入思路解析在本文中，你将可能学会：AXI-STREAM协议的梗概（下简称axis）尝试编写出普通摄像头接入AXIS的思路本来想讲完怎么接入的，由于篇幅的原因，代码只能留在下一节中讲了，那我们下一节也顺便为这个系列做个简单的收尾吧。文章目录AXI协议(五)-AXI-STREAM及接入思路解析AXIS概述与异同处AXIS数据流的去向问题（省）AXIS数据字节类型及流格式字节流(Byte stream)连续对齐流(Continuous aligned str
2021-07-08 20:04:57
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原创 AXI协议(四)-AXI-FULL从机xilinx示例代码解析
AXI协议(四)-AXI-FULL从机xilinx示例代码解析在本文中，你将可能学会：一个简单的AXI协议接口怎么写AXI-Full一次传输业务的代码过程本文的重点应该在地址的计算和RAM的生成和读写过程。本文大图较多，微信太糊的话建议看博客。文章目录AXI协议(四)-AXI-FULL从机xilinx示例代码解析代码获取设计任务省略部分端口说明地址计算WRAP地址计算AW通道写通道写响应通道AR通道读通道RAM的生成和读写过程RAM地址管理RAM生成和控制为什么会这样选择？小结参考资料代
2021-06-10 21:24:35
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原创 AXI协议(三)-AXI-FULL概述及传输事务
AXI协议(三)-AXI-FULL概述及传输事务在本文中，你将可能学会：AXI-FULL协议的梗概AXI-Full一次传输业务的过程由于AXI协议的复杂,下面的内容可能在后面才会介绍到:乱序和穿插机制(包括ID)锁定（lock）和独占(exclusive)机制缓存(cache和buffer)机制QOS和REGION机制本文会专注于传输,上面的会专开别的文章介绍,下称AXI-Full为AXI由于篇幅关系，代码会放在下一篇文章目录AXI协议(三)-AXI-FULL概述及传输事务A
2021-06-05 14:52:59
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原创 AXI协议（二）-AXI-Lite主机解析及仿真
AXI协议(二)-AXI-Lite主端解析及仿真文章目录AXI协议(二)-AXI-Lite主端解析及仿真生成Master Axi-Lite示例IPMaster IP代码解析状态机控制解析初始状态init_txn_pulse写状态writes_done读状态reads_done比较状态compare_done状态机小结AXI-Lite Master协议解析写地址通道写通道写响应通道AXI协议实现总结仿真完整工程建立仿真流程小结在这一篇中,你将可能学会:AXI-Lite主端的示例代码理解如何自定义自己
2021-04-20 19:24:55
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原创 AXI 总线入门(一)通道握手-AXI-Lite
AXI 总线(一)通道握手-AXI-Lite文章目录AXI 总线(一)通道握手-AXI-Lite关于本系列教程什么是AXI协议AXI读写通道AXI读过程AXI写过程单一通道的握手VALID 信号先到READY信号先到READY和VALID同时到达原则性问题AXI-Lite总线实现解析生成一个AXI(-Lite)外设整体端口信号解析A(ddr)W(rite)通道握手S_AXI_AWREADY,S_AXI_AWVALID地址锁存 AW_addrS_AXI_AWPROTW(rite)写通道S_AXI_WVALI
2021-04-13 01:14:36
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原创 Verilog 2.0 完成你的第一款数字芯片设计？
Verilog 2.0 完成你的第一款数字芯片？文章目录Verilog 2.0 完成你的第一款数字芯片？前期准备CD4000功能描述代码和RTL验证Step 1 语法CD4002功能描述代码与RTL验证Step 2 语法CD4025功能描述代码与RTL验证Step 3 语法CD4085功能描述代码与RTL验证Step 4 语法CD40147代码及RTL验证？Step 5 语法小结及“作业？”在本节中，你将 有可能学/做到：通过教程实现在数电课程中所用到的CD4000芯片学会组合逻辑电路的（部分）硬
2021-03-30 19:55:31
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原创 Verilog 1.0常用CD4000系列标准数字电路及其框图
Verilog 1.0常用CD4000系列标准数字电路及其框图在这篇中，你将可能学/看到：常用的CD4000系列标准数字芯片及其框图这是一篇收集类文章，看懂里面的电路，可以验证一下大家的数电基础这篇文章是后面教FPGA所用到的例程，如果有看不懂的要自己学学辣！也欢迎大家提前先用Verilog去自己“做”一些芯片_CD4000 双3输入端或非门+单非门CD4001 四2输入端或非门CD4002 双4输入端或非门CD4006 18位串入/串出移位寄存器C
2021-03-23 21:47:41
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原创 Verilog0.2：跑通第一个Vivado工程
Verilog0.2：跑通第一个Vivado工程在本文中,你将能学会:学会基本使用Vivado学会一些FPGA开发中的基本概念用VScode代替Vivado写代码接触到管脚约束及其细节文章目录Verilog0.2：跑通第一个Vivado工程基本概念新建工程Vivado开始开发使用Vscode作为Vivado文本编辑器Vivado使用流程综合&实现引入管脚约束，看RTL图和生成Bitstream结语基本概念这里会以验证环境为由,顺便讲讲在FPGA开发中的几个基本概念：这里以PC
2021-03-14 22:17:57
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原创 Verilog0.1 搭通Vivado2018.3和Modelsim10.4开发环境
Verilog0.1 搭通Xilinx2018.3和Modelsim10.4开发环境文章目录Verilog0.1 搭通Xilinx2018.3和Modelsim10.4开发环境下载所需安装包安装Vivado2018.3安装modelsim10.4结语下列内容建议有空在电脑端操作时阅读，如果环境已经搭建好了,可以直接跳到下一篇。下载所需安装包这里仅给出版本号，如真找不到，可在私信我：Vivado2018.3开发Xilinx家FPGA，Zynq/pl端的软件Modelsim10.4仿真
2021-03-14 21:55:10
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原创 Verilog 简介与FPGA厂商介绍
1.1 Verilog 简介与FPGA厂商介绍->_<-文章目录1.1 Verilog 简介与FPGA厂商介绍学习Verilog最好有的基础Verilog简介设计层次与工具怎么学Verilog with FPGA买一块开发板不买板子，但跟着开发板教程走看一些博客、公众号写的教程我建议的学习流程Xilinx赛灵思家的开发工具Intel（Altera）intel家的开发工具仿真工具说明后面的更新计划结语本篇并不会涉及到Verilog本身的知识，都是拓展阅读。学习Verilog最好有的基础
2021-03-06 11:28:29
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原创 让Vivado和ISE共用modelsim
让Vivado和ISE共用modelsim起因是这样的，最近新买了块硬盘，在跟老硬盘对拷的时候，不小心把目标磁盘和源磁盘调转了，导致环境全无了。。为此趁着环境还干净，解决一下这个问题.文章目录让Vivado和ISE共用modelsim安装和破解避雷编译仿真库ISE编译仿真库vivado编译仿真库合并Modelsim.iniISE,vivado调用modelsim结语安装和破解这里涉及到三个软件的安装和破解，我的安装版本是：vivado2017.4ISE14.7Modelsim10.4资源
2021-02-08 04:43:12
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原创 LMS、kalman、RLS的Matlab仿真
LMS、kalman、RLS的Matlab仿真author:LMS和RLS部分:hwb图和代码如下,细节以后再补:画图部分clear all;clc;%% 参数设置sub_fre = 5;fs=4096;Ord = 48; % 权重阶数N = 500; % 迭代次数K = 100; % 数据截取%% 仿真数据产生m=0:(fs-1);f_sub = linspace(0.4,0.5,sub_fre);A = ones(sub_fre,1);xn = z
2020-12-31 00:11:37
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原创 谐波恢复的ARMA建模算法的Matlab实现
谐波恢复的ARMA建模算法的Matlab实现源自:Pisarenko 谐波分解法依然是信号处理作业,细节日后再补文章目录谐波恢复的ARMA建模算法的Matlab实现谐波恢复的ARMA建模算法SVD_TLS整体最小二乘估计结语参考文献谐波恢复的ARMA建模算法% 谐波恢复的ARMA建模算法clear;clc;%% 参数设置sub_fre = 2;fs=512;th = 0.1;%% 仿真数据产生m=0:(fs-1);f_sub = linspace(0.2,0.4,sub_fr
2020-12-07 15:39:50
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原创 SVD_TLS,Cadzow 谱估计,周期图法的matlab仿真
SVD_TLS,Cadzow 谱估计,周期图法的matlab仿真依然是信号处理作业,细节日后再补文章目录SVD_TLS,Cadzow 谱估计,周期图法的matlab仿真matlab代码仿真结果结语参考文献matlab代码clear;clc;%% 参数设置sub_fre = 3;fs=512;th = 0.05;%% 仿真数据产生m=0:(fs-1);f_sub = linspace(0.2,0.4,sub_fre);A = ones(sub_fre,1);xn = zero
2020-11-29 22:33:22
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原创 最小二乘估计的Matlab仿真
最小二乘估计author:hwbversion:0.01现代信号处理作业,细节后续再填文章目录最小二乘估计matlab仿真代码仿真结果结语matlab仿真代码clearclcset(groot,'defaultLineLineWidth',2) % 设置线宽,不然太小了N = 100;x = linspace(-5,5,N);a0 = 2; a1=3; c= 5;y = a0*x.^2 + a1*x + c;ydata = y + 20*randn(1,N);xma
2020-11-22 21:25:55
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原创 FPGA实现OFDM（三）- 多码率卷积码的FPGA实现
FPGA实现OFDM（三）- FEC编码器/多码率卷积码的FPGA实现研究生 生活 下 fpga_blog->(1) : 最近做课题相关的太多了,跳出一下上一篇:FPGA实现OFDM(1)-OFDM原理FPGA实现OFDM（二）-整体系统框架在上一篇中我们已经建模完整体的OFDM的R/T过程,这里我们开始从这个图开始,从发射机开始到接收机,一个个模块实现:会和书中实现的顺序不一样.讲的代码也会有点不一样文章目录FPGA实现OFDM（三）- FEC编码器/多码率卷积码的FPGA实现F
2020-10-21 22:28:44
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原创 PARAFAC-Based Channel Estimation for Intelligent Reflective Surface Assisted MIMO System Sim Note
PARAFAC-Based Channel Estimation for Intelligent Reflective Surface Assisted MIMO System Simulation Note文章目录PARAFAC-Based Channel Estimation for Intelligent Reflective Surface Assisted MIMO System Simulation Note论文推导部分张量分解(tensor decomposition)大概思路论文仿真笔记a
2020-10-17 15:43:27
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原创 一些Verilog的小东西(2)
一些Verilog的小东西(2)总结一下最近学到用到的东西.此篇承接一些Verilog的小东西平台:Vivado2017.4+VivadosimVerilog中 的-:和+:在Verilog中,加入我们用移位寄存器得到了一大段的reg,怎么才能让他逐次输出固定位宽的数据,甚至是可以随着计数器的变化而变化.这两个语法对一些fifo的移位读入和数据对齐有着奇效.-:先上一段简单的代码:module changewwwidth( input clk,aresetn, outp
2020-08-08 23:27:04
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原创 Floatint-point 的使用
Floatint-point 的使用xilinx的常用ip应用系列(零)文章目录Floatint-point 的使用例化和使用简单写个例化代码产生测试数据做点发散思考结语ip使用分享(一)设计平台:Vivado-2017.4(ISE或许也有相对应的)最近用到了这样一个ip,给功能上是要将浮点数转换成定点数,那顺便我们就可以介绍一下Float-point这个大ip的使用方法.例化和使用顶栏 Window->IP Catalog->搜索’float’即得进入页面官方手册 p
2020-07-29 23:56:16
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原创 进入知识储备期的通知
进入知识储备期的通知由于本人即将入学研究生，为了研究生工作能更加顺畅，现决定进入“休渔期”，期间不再更新博客，不再更新代码，也不会给私信的朋友解答问题。停更大概是三个月左右，要封闭式地学一些基础的理论知识。ofdm这个栏目和其他有计划的fpga的博文也会暂停，谢谢大家的支持。终于要准备好好读研究生了，在此之前已经做了不少的准备，现在看来也是沧海一粟。但在我眼里，理论研究和技术开发都是要两手抓的，而现在需要进一步进行理论的储备，谢谢大家的谅解。...
2020-06-10 08:44:10
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原创 FPGA实现OFDM（二）-整体系统框架
本篇承接（一），首先介绍除了OFDM外，一个完整通信链路中所需的其他环节。然后会给出发射机链路和接收机链路的整体框图，最后结合802.11a介绍相关技术指标。
2020-05-29 01:22:26
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原创 FPGA实现OFDM(1)-OFDM原理
FPGA实现OFDM（1）-OFDM原理失 踪 人 口 回 归OFDM定义fromwiki:调制是将传送资料对应于载波变化的动作，可以是载波的相位、频率、幅度、或是其组合。正交频分复用之基本观念为将一高速资料流程，分割成数个低速资料流程，并将这数个低速资料流程同时调制在数个彼此相互正交载波上传送。由于每个子载波带宽较小，更接近于相干带宽，故可以有效对抗频率选择性衰弱，因此现今以大量采用于无线通信。正交频分复用属于多载波（multi-carrier）传输技术，所谓多载波传输技术指的是将可用的频谱分割成
2020-05-25 05:40:22
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空空如也
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