jingjiankai5228的博客

原创 DDR4 FPGA verilog驱动逻辑管理

之前写过一个DDR4的配置博客https://blog.youkuaiyun.com/jingjiankai5228/article/details/104282707 ，简单的说了一下MIG核的基本配置以及示例工程的搭建。实际使用过程中可能通过DDR4来缓存不同数据，我个人一般的使用的方式可以将DDR分为若干等分的存储空间，前端使用FIFO缓存，从而简化用户接口，基本框架大致如下图，由于时间有限就直接用画图最终可以通过FIFO进行分流数据，程序框架如下入所示：值得注意的就是，DDR读出数据是存在延迟的，为了

原创 xilnx 万兆光纤GTH传输字节不对齐解决方法

最近有光纤传输的需求，硬件平台是KCU1500，如下图：![在这里插入图片描述](https://img-blog.csdnimg.cn/2020020718331181.png?x-oss-process=image/watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L2ppbmdqaWF...

原创 spatan6的EMMC DDR3控制器 EMMC驱动开发

1.背景与介绍最近通过spatan6管理一片EMMC存储芯片，采用的是纯逻辑语言管理EMMC芯片，EMMC采用的是JEDCE发布的emmc 5.1版本的协议，但是由于EMMC的存储的速度有限，固在设计的前端加了一片DDR3控制器，本篇博客不介绍EMMC的设计，主要分享一下Spatan6的xilinx自带的IP核MCB在设计实际的工程中遇到的问题。2.问题及解决思路第一次使用S6 的DDR3控...

原创 AD9371、AD9361、ADRV9009驱动开发、调试

欢迎使用Markdown编辑器你好！ 这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使用Markdown编辑器, 可以仔细阅读这篇文章，了解一下Markdown的基本语法知识。新的改变我们对Markdown编辑器进行了一些功能拓展与语法支持，除了标准的Markdown编辑器功能，我们增加了如下几点新功能，帮助你用它写博客：全新的界面设计 ，将会带来全新的写作体...

原创 arinc818 fpga单色图像传输ip

随着图像分辨率的提高，单lane的速率无法满足特定需求，一种方式是通过多个LANE交叉的去传输图像，另外一种是通过降低图像的带宽，即通过只传单色图像达到对应的效果。验证方式为本地产生一个彩条，通过光口回环到接收端，进而完成解码，通过HDMI接口送图像显示。arinc818协议支持的常用线速率如下图。

原创 MPSOC 裸机测试USB3.0接口

测试USB接口，通常采用操作系统进行测试，但是xilinx同样提供了裸机测试程序。该工程是将DDR虚拟成U盘，BIT运行起来需要对其进行格式化处理。首先是根据硬件设计BD文件，主要是根据IO口已经GTR接口配置。综合编译产生BIT，创建VITIS工程。

原创 RFSOC PCIE4.0 nvme SSD读写测试

随着器件工艺越来越高，FPGA支持的serdes速度也有所提供，本博客介绍一款RFSOC板卡，本板卡支持一路PCIE4.0 NVME插槽，设计采用xilinx 公司自带的XDMA Ip。测试方式是通过写一个递增数写入盘，然后通过读盘，通过读出的数据和本地数据进行比对。单盘写速度可达5.8GB/s,读可达3.4GB/s（可优化）,测试所用的盘为三星公司生产的990 pro。

原创 RFSOC ps端读写SD卡

最后将SD卡取下用读卡器可以看到SD卡中的文件存在。如果需要创建的文件名较长注意以上参数设置为1。生成文件创建vitis工程。

原创 RFSOC 47dr Dp口测试（ARM裸机）

47DR 内核还是一个4核A53的MPSOC，测试方式和MPSOC一样。值得注意的是，最好用HP的线，不要用DP转接线，不然可能工程运行不起来。即使用DP的线也用xillix推荐的显示器。编译好BIT设置VITIS工程。examle工程测试即可。

原创 vivado bd文件复制

不同工程是无法进行BD文件复制的，可以通过将被复制的BD文件添加到需要复制的BD文件的工程中，然后再工程内进行复制。

原创 Bus Interface property CLK_DOMAIN does not match between /usp_rf

直接在对应的clock port修改为正确的时钟域。

原创 RFSOC 47DR 8收8发采集存储板卡

软件方面支持多TIle同步及多板同步，解决特殊点校准问题。 PL端挂载一路NVME接口，最大支持4。

原创 基于RFSOC实现LFMCW雷达测距测速

一般情况下，雷达发射信号的模型可采用线性调频连续波（LFMCW） ，发射波形的信号形式为调频连续锯齿波。线性调频的含义即调制信号频率随时间线性变化，从时域上看是一个频率随时间线性变化的波形；从频域上看， 发射信号的频率与时间成正比，由于带宽大于FPGA直接处理的主频，所以首先需要对信号进行分相处理，本文DAC的采样率设置为2.4G。然后就是控制DDS的频率控制字即可产生对应的LFM信号，主要是控制调频带宽及调频斜率。随着雷达带宽的不断增加，对系统的瞬时带宽需求也随之提高。雷达原理可以参考以下文章。

原创 XCZU15EG+adrv9026 支持4收4发

对外接口通过J30J扩展，支持1路 QSFP接口。支持底层驱动定制开发。

原创 RFSOC 49dr 开发板，支持12收5发

4.支持多板同步，多TILE同步。2.4X25G光模块。3.J30J扩展接口。

原创 adrv9009 8通道收发板卡，支持相位同步

硬件展示如上图，同时方案为了满足ADRV9009缺失的0-75M的频段，系统额外添加一款小DAC芯片，双通道支持250M采样率，板卡支持NVME存储及QSFP高速接口。

原创 ADRV9009 跳频时间测试

测试方式为，将信号源设置为任意频率，通过软件设置跳频频率到对应的频率点，触发方式通过9009 gpio模式，及时起点为GPIO的上升沿，同时将GPIO的上升沿作为触发条件。通过IAL观测信号稳定时间，经测试大概时间在60us,和ADI公布时间差不多。需要说明的是，这里的60us只是单纯的切换时间，未算api加载跳频频率的时间。

原创 vivado sdk 烧写到SD卡

烧写流程和烧写FLASH一样，产生boot.bin文件，只需要将BOOT.bin文件复制到SD卡里，将SD卡插入板卡，然后设置SD卡启动即可。需要注意的是：SD卡文件系统必须格式化为FAT32，否则可能导致不能正常启动。首先在bd文件中使能SD卡。实际根据实际原理图设置。

原创 xilinx hbm ip运用

AXI-HBM是一个集成的IP核，该核提供高达16个AXI3从PORT的HBM接口，每个使用他自己的独立的时钟。-灵活的存储器地址mapping from HBM线性地址。-由于写操作中的数据奇偶错误，内存访问重试的可选奇偶校验。-配置2个stack,可访问高达64GB地址数据存储。-在用户逻辑和HBM之间的数据路径中提供校验数据保护。-所有的AXI 端口接口，统一的存储器接口模型。-VIVADO通过可选的用户接口生成初始化。-用户端口允许状态及动态配置改变的监控。-16个独立的256bit存储器接口。

原创 10g subsystem以太网IP上电默认无GTX参考时钟

有时硬件方案设计万兆网IP 10G subsystem ip默认无gtx参考时钟，而是通过上电完成后通过配置时钟芯片输出参考时钟，实际测试发现即使配置时钟芯片提供了参考时钟之后，万兆网IP依旧无法正常工作。解决方法：由于QPLL再时钟稳定后没有对common进行复位操作，只需时钟稳定之后给QPLL common一个复位信号即可。

原创 VIVADO VITIS移动工程目录，编译报错

如果已经丢失了硬件平台文件，可考虑重新创建一个新的工程，把C代码拷贝到新工程即可。以上方法只试用依赖的文件名是一致的情况。

原创 [BD 41-237] Bus Interface property ID_WIDTH does not match between /axi_crossbar_4/S00_AXI(1) and /a

将AXI CONNECT 的特性 修改为下图特性。

原创 [Place 30-823] Failed to process clock nets that should have matching clock routes. Reason: Found in

将BD文件产生方式改为GLOBAL。

原创 SDK无法创建LWIP工程

检查一下所选的处理器是否正确。

原创 Xilinx RFSOC 47DR 6收6发 信号处理板卡

 PS端或者PL端可选挂载一片EMMC芯片，可用于存储程序或者PL直接逻辑访问（跳线可选）； PL端搭载一组32Bit DDR4,容量为2GB,最高支持速率：2400MT/s； PL端挂载2路4X QSFP+接口，最大支持25*4Gbps； PS端支持一路UART(转接成USB接口)； PL端挂载一路uart 422接口； PS端挂载SD接口，用于存储程序； PS端外接一路USB3.0接口； PL端支持2对Can收发接口； PL端挂载两路SATA接口； PL端挂载两路SFP接口；

原创 xilinx ip自带XDC只读

检查生成的IP核再目录下显示的文件类型是不是.xcix。如果是的话，重新生成为.xci。

转载 ARINC818协议----FC-AV协议

容器系统提供了一种使用对象类和索引分类系统定义对象内容的机制(参见表5)。对象分类在容器头中由每个对象的对象类词的Type和Index字段表示。Type字节是Object的粗略分类。Index字节提供了Object的精细分类。该分类系统使用Type和Index字段，为FC-AV实现提供或确定Object内容和格式提供了一种快速、快捷的方法，而不需要传输复杂的描述或协商。Null -未使用的对象条目，大小始终为零;指定-在本标准中定义;预留-用于将来的标准分配;

原创 FPGA 纯逻辑arinc818 ip core

5、可动态配置光纤端口速率，支持1.0625Gbps、2.125Gbps、3.1875Gbps、4.25Gbps可配置；1、 符合FC-FS、FC-AV、FC-ADVB协议规范；3、支持光纤通信Class1、Class3服务；6、DDR控制接口简洁，方便快速集成；2、符合ARINC818协议规范；可以根据客户定制开发。

原创 ADRV9009 8收8发 SDR采集存储板卡 MIMO

软件支持8通道相位同步，可用于测向，检测场景，支持外部本振，多板卡同步。

原创 RFSOC 47DR VPX 8收8发板卡

ADC主要软件工作量在于完成芯片校准的处理，主要是FS/N的特殊点校准。

原创 ISE win10闪退解决方法

首先在第一个文件夹中，重命名libPortability.dll为libPortability.dll.orig，然后复制 libPortabilityNOSH.dll 的一个副本并重命名为libPortability.dll，然后在第二个文件夹，将之前得到的新的libPortability.dll覆盖到这个文件夹中。这样你就又有一个libPortability.dll文件了。

原创 xilinx cpri ip 开发记录

如果是2457.5Mbps的CPRI应用，带宽更大，Y就可以为0，1，2，3，按照下图所展示的发送顺序发数，一个基本帧里有Z.X.0，Z.X.1，Z.X.2，Z.X.3，四个控制字，和60个bytes的IQ数据。那么，CPRI的基本帧的结构就如下图所示，如果是614.4Mbps的CPRI应用，那Y就只会等于0，数据为Z.X.0打头，有16个bytes数组成，第1个byte一般做控制用，后15个bytes就是IQ数据。用户不用在IQ数据接口（iq_tx，iq_rx）管这几个数，后面则是正常的IQ数据收发。

原创 xilinx SATA GTY PHY适配

xilinx sata phy主要是通过transceiver IP 进行移植，xilinx的底层目前主要有gtp gtx gth gty,不同的底层，PHY都需要重新适配。设置完成，再根据端口上的信号去适配原有的sata ip核即可。以下开始针对ZCU器件的GTH4底层进行配置。2，设置数据位宽，我这里设置为32位宽。首先可以选择对应的类型。

原创 SI5383时钟芯片驱动

虽然接口也是IIC，但是由于5383的地址扩宽了，不再是一字节，而是采用两字节配置，芯片支持直接模式和间接模式。和5338类似，配置接口同样采用IIC接口，配置过程同样使用Clockbuilder软件，配置对应的频率。Si5383和以前同系列的Si5338类似，相比5338时钟输出路数增加，同时增加一路PPS输入。IIC采用IO模拟，将其挂载在BD总线上。芯片的配置流程如下图。

原创 xilinx AXI CAN驱动开发

CAN收发方案有很多，常见的解决方案通过是采用CAN收发芯片，例如最常用的SJA1000,xilinx直接将CAN协议栈用纯逻辑实现，AXI CAN是其中一种；因为xilinx提供了C驱动代码，这样用户直接通过AXI lite接口即可配置CAN芯片。配置好对应的通信速率即可完成CAN通信，相比SJA1000芯片，配置门槛降低很多。软件设计方面，推荐直接将AXI CAN IP核绑定在BD文件上。通过这种方式硬件上只需外接一个PHY芯片即可。上图加了一个电平转换芯片。

原创 Vivado sdk 20:41:22 ERROR : Error occurred while creating hardware platform错误

java.io.FileNotFoundException: D:\workspace\project2024\project\adrvxxxx (拒绝访问。检查工程目录文件名，是否存在非法的字符。文件名中间存在空格符等问题。

原创 [Synth 8-4169] error in use clause: package ‘altera_mf_components‘ not found in library ‘altera_mf‘

原创 fpga xvc 调试实现，支持多端口同时调试多颗FPGA芯片

本方案考虑到XVC协议本身是非常简单的协议，V1.0加一起就3条指令，可以将XVC服务器运行在PC机上，QT直接运行即可，同时QT上位机完成XVC协议栈的数据payload的分发即可，分发协议为了平台移植性强，可以换成UDP协议，将数据分发给一个普通的FPGA，比如A7，A7上只需要实现UDP传输协议，这里设计了一个多端口UDP，设计种设计了10个端口，10个端口占用一个网口，可以做到一个A7同时调试10颗芯片，此外A7需要实现JTAG时序即可；

原创 ERROR: [BD 41-237] Bus Interface property FREQ_HZ does not match between

在自定义IP出现以上错误时可以通过双击模块clk属性。如果是灰色的封装IP时，选择以下菜单。

原创 FPGA 低延时 TCP UDP IP协议栈兼容1G 10G 25G MAC

在计算和数据中心、军事和航天、政府、仪器与测量、金融服务和广播和视频等行业，需要高可靠性的硬件和软件产品，帮助客户更快地开发部署新一代产品，减少技术和市场风险，我司研发的低延迟TCP/IP的IP核的传输速率高于传统网口，延迟较低，可以解决网络通信、数据包处理、云储存、和加速算法等应用遇到的技术挑战。●完整的RTL层1、2、3和4，包括专有的超低延迟全硬件TCP/IP、ARP、ICMP、MAC和PC实现。■64位宽的接口，从156.25到250MHz，用于MAC客户端端口（TCP/IP旁路）