RFSOC 49dr 开发板，支持12收5发

最新推荐文章于 2025-06-14 12:50:44 发布
原创 最新推荐文章于 2025-06-14 12:50:44 发布
· 484 阅读 · 0 ·
版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
文章标签：

#fpga开发

在这里插入图片描述
硬件支持:
1,12收5发
2.4X25G光模块
3.J30J扩展接口
4.支持多板同步，多TILE同步

RFSOC 49DR_COME
weixin_57025922的博客
02-07 748
RFSOC49DR_COME模块
基于Xilinx Zynq Ultrascale+ RFSOC系列开发的16发16收数字阵列板卡
Elvis_q的博客
07-16 1236
该板卡采用XCZU49DR作为主控芯片，优化了时钟性能，针对雷达应用优化了相噪，脉内信噪比，SFDR，通道间隔离度指标。板卡外围接口丰富，通道间一致性优异，并支持多板级联使用，在数字阵列雷达应用上有突出优势，可应用于数字阵列雷达、MIMO雷达；大规模MIMO通信；阵列侦收；量子计算
RFSOC 47DR VPX 8收8发板卡
jingjiankai5228的博客
05-19 784
ADC主要软件工作量在于完成芯片校准的处理，主要是FS/N的特殊点校准。
基于RFSOC49DR-16收16发 PCIE4.0 X8 射频采集卡
FPGA_ADDA的博客
05-22 674
基于RFSOC49DR-16收16发 PCIE4.0 X8 射频采集卡是是一套无线电射频数据采样转换开发板及配套开发平台，该开发板包括：SOM 核心板和底板。其中 SOM 核心板是一个最小系统，包括 AMD 公司的Zynq UltraScale+RFSOC 第 3 代系列 XCZU49DR-2FFVF1760I FPGA、时钟、电源、内存以及 Flash。
Xilinx RFSOC 47DR 6收6发 信号处理板卡
jingjiankai5228的博客
06-02 2797
 PS端或者PL端可选挂载一片EMMC芯片，可用于存储程序或者PL直接逻辑访问（跳线可选）； PL端搭载一组32Bit DDR4,容量为2GB,最高支持速率：2400MT/s； PL端挂载2路4X QSFP+接口，最大支持25*4Gbps； PS端支持一路UART(转接成USB接口)； PL端挂载一路uart 422接口； PS端挂载SD接口，用于存储程序； PS端外接一路USB3.0接口； PL端支持2对Can收发接口； PL端挂载两路SATA接口； PL端挂载两路SFP接口；
【重磅新品】ALINX 发布超高端射频 RFSoC FPGA 开发板 IW-ZU49DR
ALINX技术博客
03-10 189
基于 AMD Zyng UltraScale+ RFSoC 架构设计，专为高性能射频信号处理与实时控制场景优化
国产RFSoC 28DR/27DR核心板
FPGA_ADDA的博客
10-14 3799
采用FDW复旦微电子FMZQ28DR- RFSoC处理器，兼容Gen1 ZU28/27、Gen3 ZU48/47DR RFSoC，拥有8个RF-ADC、8个RF-DAC通道。提供完整的应用示例源代码和性能分析工具， 主要用于小尺寸、低功耗、实时处理RF系统的快速集成与应用部署，缩短产品开发周期。
RFSOC 47DR开发板
01-18
### RFSOC 47DR开发板概述 RFSOC 47DR开发板采用了Xilinx ZYNQ UltraScale+ RFSoC XCZU47DR芯片，集成了高性能的模拟前端和强大的可编程逻辑资源。这款开发板不仅提供了丰富的外设接口，还具备卓越的数据处理能力。...
Xilinx RFSOC ZU27DR 或 ZU47DR板卡
FPGA_ADDA的博客
02-07 932
8通道ADC + 8通道DAC PCIe数据处理卡 基于 Xilinx RFSOC ZU27DR 或 ZU47DR 8 通道 ADC 采样 8 通道 DAC PCI Express x8 GEN3 Interface 4 核ARM Cortex-A53 处理器，主频最高 1.3G
一款基于Xilinx Zynq Ultrascale+ RFSOC开发的4发4收数字阵列板卡
Elvis_q的博客
07-16 1079
LT-47DR_TEACH_BOARD_V2数字阵列板卡，采用XCZU47DR作为主控制器，以适配不同教学资源需求；实现4收4发的信号发射、采集和控制，并根据需求搭建外围高速接口，实现平台的数据处理及运算能力。 可用于雷达、通信、电子对抗等多用途科研及教学应用
杜勇书籍摘抄
Pual_Georg的博客
06-13 99
由于A/D接口和D/A接口的数字信号均为无符号数，而在FPGA上进行数字信号处理时，如滤波器处理，通常需要处理有符号数，因此在程序中要进行有符号数和无符号数之间的转换。A/D接口和D/A接口实例的Verilog HDL程序代码如下：”
Altera系列FPGA基于ADV7180解码PAL视频，纯verilog去隔行，提供2套Quartus工程源码和技术支持
qq_41667729的博客
06-13 639
Altera系列FPGA基于ADV7180解码PAL视频，纯verilog去隔行，提供2套Quartus工程源码和技术支持
【Flash 芯片 & MTD 专栏】Flash芯片识别异常导致mtd子系统分区创建失败
u010971180的博客
06-10 252
【DSP笔记 · 第5章】数字滤波器的蓝图：从数学公式到硬件实现的艺术
qq_38961840的博客
06-14 584
本文深入探讨了数字滤波器的网络结构，揭示了如何将抽象的数学系统函数H(z)转化为实际可运行的硬件或软件实现蓝图。文章详细介绍了信号流图这一可视化语言，并分别解析了IIR和FIR滤波器的关键结构。对于IIR滤波器，讨论了直观但高阶时可能不稳定直接型（Direct Form I/II）、数值稳定性更好的级联型（Cascade Form）和并联型（Parallel Form）。对于FIR滤波器，阐述了基础的直接型以及利用系数对称性大幅优化乘法器数量的线性相位结构（Linear Phase Form）。
KU115LPE-V10型FPGA加速卡
FPGA_ADDA的博客
06-12 434
大数据分析 文本搜索/分析 机器学习 认知计算 算法验证 卷积神经网络 深度神经网络 网络安全 语音识别 视频编码 图像识别和处理 压缩/解压缩 加密/解密 分布式存储
icg真的只能用latch不能用Flip-flop吗
cy413026的博客
06-13 181
从timing分析，用latch对setup更友好，因为用latch锁存EN | TE可以做setup的整周期check，而用flip-flop只能做clk的半周期check；而用flip-flop的hold是比较宽松的，有半个时钟周期留给hold。从功能上看不出有什么区别，那就要从实现上分析，两种cell哪个更快(transition,Propagation Delay)，哪个更容易收timing？下面解释一下为什么latch明明用的clk低电平触发，为什么可以做整周期的setup检查？
实战案例-FPGA如何实现JESD204B确定性延迟
whm128的博客
06-10 590
如何详细计算JESD204B链路的确定性延时
温度对IO通信的影响
最新发布
dong6016的博客
06-14 130
出现通信异常，然后温度升高又正常了，这个会是什么原因呢？2.如果固定为某一路引脚或者信号线，这个焊点存在微裂，可能在低温下完全断开或者高阻，导致信号线悬空，表现为。board to board通信的时候，两块板子通信，在正常温度下都是正常的，但是到了低温就会概率性。当温度升高，材料接触恢复，断点又接触上了，通信恢复；FPGA输入延迟在低温下变化，采样在不稳定区域；在比较低的温度下，材料会收缩，尤其是BGA焊接球收缩；该bit的上拉或者下拉太弱，在低温时候电平维持不了；是错位或者花屏，不是固定为某种电平。
xilinx的GT收发器产生的rxuserclk的时钟频率波形存在失真
dong6016的博客
06-10 369
如果 GT 的 CPLL/QPLL 配置不当，产生的时钟 jitter 过高，会导致输出的 RXUSERCLK 有抖动或周期不稳定，表现在波形上会像“失真”。没有经过clock buffer(bufg或者bufh),就会引起反射、串扰、或者抖动，表现为波形畸变。5.mmcm配置的时钟频率225mhz和实际输入时钟频率为212.5mhz，会有什么影响和现象或者问题？地线太长或者探头带宽太低或者过高，会出现ringing振铃现象，也会。使用模拟探头，带宽过高或者地线过长导致波形不稳定，由于GT。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值