DDR4 FPGA verilog驱动逻辑管理

最新推荐文章于 2024-11-10 21:54:23 发布
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分类专栏： DDR4 FPGA
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本文链接：https://blog.youkuaiyun.com/jingjiankai5228/article/details/109344799
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本文介绍了一种利用DDR4作为缓存的方法，通过将内存划分为多个等份并使用FIFO缓存来简化用户接口。文章讨论了如何管理DDR4读取延迟，并提供了实际项目中的观察结果。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

之前写过一个DDR4的配置博客https://blog.youkuaiyun.com/jingjiankai5228/article/details/104282707 ，简单的说了一下MIG核的基本配置以及示例工程的搭建。
实际使用过程中可能通过DDR4来缓存不同数据，我个人一般的使用的方式可以将DDR分为若干等分的存储空间，前端使用FIFO缓存，从而简化用户接口，基本框架大致如下图，由于时间有限就直接用画图
在这里插入图片描述
最终可以通过FIFO进行分流数据，程序框架如下入所示：

值得注意的就是，DDR读出数据是存在延迟的，为了方便数据分流，在读出过程中可以做一个长点的延时等待，这个延时需要大于DDR4的最大读出时间，从而将数据分流出去，最终达到的效果就是数据从fifo_in0进的数据自然就会从fifo_out0端口流出，此外再进行FSM状态管理时，应该根据实际 项目中的数据流情况，实时的将数据写入DDR4和读出DDR4
可以参考以下之前写的一篇EMMC和DDR3的管理思路
https://blog.youkuaiyun.com/jingjiankai5228/article/details/103792934

实际上板观测情况如下图所示：
在这里插入图片描述
在这里插入图片描述

（7）UART接收verilog描述
kouq123的博客
11-20 344
2.7 UART接收verilog描述 2.7.1 本节目录 第一，本节目录； 第二，本节引言； 第三，FPGA简介； 第四，verilog简介； 第五，串口接收verilog描述实例； 第六，结束语。 2.7.2 本节引言 给FPGA一个支点，它可以撬动整个数字逻辑。““给我一根杠杆我就能撬动地球”是古希腊数学家、物理学家阿基米德说的，这句话是阿基米德的经典语录，这句话还被翻译为“给我一个支点，我就能撬起整个地球”，用了夸张的方式来说明杠杆原理。” 2.7.3 FPGA简介 FPGA
关于FPGA对 DDR4 （MT40A256M16）的读写控制 2
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数字IC实践项目（10）—基于System Verilog的DDR4 Model/Tb 及基础Verification IP的设计与验证（付费项目）
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本项目基于JEDEC JESD79-4 标准，完成了DDR4控制器接口的架构规划、RTL设计以及基础功能验证。整个项目分为两个主要部分：1）基于Micron DDR4 仿真模型搭建基本DDR4协议初始化、Act、Write、Read等基础操作，帮助学习DDR4关键时序参数，快速了解DDR4 Spec，覆盖1600~3200Mbps、2 ~16G、X4/X8/X16全Spec应用场景。2）使用System Verilog设计和测试DDR4控制器及高速接口。
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