（待更新）【校招Verilog手撕代码】（真题）VL16、单bit信号毛刺滤除电路设计

2022年8月19日：面试手撕真题

题目

题目描述：设计一个电路，使用时序逻辑对一个单bit信号进行毛刺滤除操作。高电平或者低电平宽度小于4个时钟周期的为毛刺。用verilog写出代码。

题解

两种思路：

• 1、计数器计数
• 2、4bit寄存器，0000输出0，1111输出1（这个思路简单一点）