【Quark RISC-V】流水线CPU设计（2）理想流水线

最新推荐文章于 2024-06-17 13:48:38 发布
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分类专栏： # Quark RISC-V（RV32IC） 文章标签： risc-v 单片机 嵌入式硬件 数字IC
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本文链接：https://blog.youkuaiyun.com/ReCclay/article/details/126313351
本文介绍了将单周期CPU改造成理想流水线CPU的过程，包括分割数据通路、修改PC逻辑和调整写回逻辑。通过这三个步骤，实现了无冲突、资源无争用的三级流水线（取指-译码-执行），优化了指令执行效率。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

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理想流水线一般指流水线中不存在冲突或冒险（Hazzard）问题、不存在资源冲突，且进入流水线的指令相互之间不存在依赖关系或相关关系。

单周期数据通路改造为三级流水

通过修改单周期CPU的数据通路，可以实现简易流水线CPU的设计。

以下以图2-1所示的单周期CPU为例，介绍如何将单周期CPU改造成“取指-译码-执行”的三级理想流水CPU。

在这里插入图片描述
图2-1 单周期CPU数据通路示例

STEP1：分割单周期CPU数据通路

第一步，根据目标流水线的阶段构成，分割单周期CPU的数据通路，并在分割处加入流水线段寄存器，将各阶段之间的接口信号缓存起来，如图2-2所示。

在这里插入图片描述
图2-2 分割单周期CPU数据通路

STEP2：修改PC逻辑

第二

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1、了解单周期MIPS CPU架构，为程序设计控制器。 2、了解MIPS指令流水线基本概念，和理想指令流水线的设计。 华中科技大学《计算机硬件系统设计》
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欢迎来到jiantaoyab博客
03-09 1440
大家好我是jiantaoyab，这是我所总结作为学习的笔记第九篇,在这里分享给大家,还有一些书籍《深入理解计算机系统》《计算机组成：结构化方法》《编码：隐匿在计算机软硬件背后的语言》，这篇文章讲CPU流水线设计，可以读读这个我们执行一条指令，其实可以不放在一个时钟周期里面，可以直接拆分到多个时钟周期。我们可以在一个时钟周期里面，去自增 PC 寄存器的值，也就是指令对应的内存地址。然后，我们要根据这个地址从 D 触发器里面读取指令，这个还是可以在刚才那个时钟周期内。
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05-18 9226
logisim模拟实现的微程序CPU各部件详解。下面分别解析：数据通路、指令译码器、微程序入口查找逻辑、判别测试逻辑。分析理想流水线MIPS处理器的数据通路电路。分析理想流水线MIPS处理器的4个流水寄存器电路（IF/ID、ID/EX、EX/MEM、 MEM/WB）。分析气泡流水线MIPS处理器的数据通路电路。分析重定向流水线MIPS处理器的数据通路电路。分析动态分支预测流水线MIPS处理器的数据通路电路。
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m0_61820263的博客
06-13 3761
一般建议本地的 jar 文件和 cpu.circ 文件在同一目录下，如果出现这个问题，可以将本地 cs3410.jar 先移动到 cpu.circ 同目录下后，打开 cpu.circ，logisim 会提示找不到 cs3410.jar，重新指向同目录 cs3410.jar，存盘退出，再重新上传电路文本内容，即可解决这个问题。由于24条指令的测试程序benchmark节拍周期数过多，所以会输出大量信息，educoder平台不支持，所以本测试中使用了精简模式，左侧测试用例部分这里仅仅输出表头，如下图所示。
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