【校招Verilog快速入门】基础语法篇：VL6、多功能数据处理器

题目

描述
根据指示信号select的不同，对输入信号a,b实现不同的运算。输入信号a,b为8bit有符号数，当select信号为0，输出a；当select信号为1，输出b；当select信号为2，输出a+b；当select信号为3，输出a-b.

接口信号图如下：

使用Verilog HDL实现以上功能并编写testbench验证。

输入描述：
clk：系统时钟
rst_n：复位信号，低电平有效
a,b：8bit位宽的有符号数
select：2bit位宽的无符号数

输出描述：
c：9bit位宽的有符号数

题解

需要注意的是：

1、有符号数 * 有符号数 = 有符号数
2、无符号数