这篇博客介绍了如何使用Verilog进行位拆分和运算，特别是针对16位数据中4个独立部分的加法操作。通过解决一个校招题目，解释了如何根据选择信号sel输出不同部分数据的和，并实现valid_out信号的控制逻辑。内容包括输入输出信号的定义和波形示意图的描述。
一、题目
描述
题目描述：
现在输入了一个压缩的16位数据，其实际上包含了四个数据[3:0][7:4][11:8][15:12],
现在请按照sel选择输出四个数据的相加结果,并输出valid_out信号（在不输出时候拉低）
0: 不输出且只有此时的输入有效
1：输出[3:0]+[7:4]
2：输出[3:0]+[11:8]
3：输出[3:0]+[15:12]
信号示意图：
波形示意图：
输入描述：
输入信号 d, clk, rst
类型 wire
在testbench中，clk为周期5ns的时钟，rst为低电平复位
输出描述：
输出信号 validout out
类型 reg
订阅专栏 解锁全文
扫一扫
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
