本文探讨了在DC中进行逻辑综合优化的目的，强调了权衡timing和area的重要性，以及如何根据用户约束进行优化。内容包括理解design rule constraint和optimization constraint，以及优化次关键路径对整体电路性能的潜在提升。同时，提到了DesignWare库的作用和DC的Ungrouping、retiming策略对时序和面积的改进。
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DC 进行优化的目的是权衡 timing 和 area 约束，以满足用户对功能，速度和面积的要求。优化过程是基于用户为 design 所加载的约束。而约束分为两种，
- 一种为 design rule constraint（主要包括 transition， fanout， capacitance 和 cell degradation），
- 一种为 optimization constraint（包括 delay 和 area）。
DC 默认 DRC 约束有较高优先权，必须先于 optimization 约束满足。
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