【Verilog基础】常用套路模板总结（持续更新）

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仿真相关

• 仿真文件通常命名方式：如果源程序为led_test.v，那么仿真文件叫vtf_led_test.v
• 仿真文件中50M（20ns）时钟，产生代码：

always #10 sys_clk = ~ sys_clk;   //20ns

• 仿真文件中，例化待测试模块，输入信号定义为reg类型，输出信号定义为wire类型
• 通常为带例化待测试模块起名为：uut，如：

led_test uut (
	.sys_clk