verilog 从入门到看得懂---verilog 介绍

verilog介绍

Verilog HDL 是一种硬件描述语言，HDL是 hardware description language发缩写。可以用于数字电子下系统的设计。通俗点说就是在设计数字芯片或着使用cpld 或者fpga的时候用到，比如在设计电路的时候，如果要试一下一个计数功能，不适用硬件描述语言，就需要自己亲自选择元器件进行设计，如下图所示：

但是当你选择使用verilog的时候可以通过下面的语言实现，通过用编程语言更加直观的表现运行的逻辑，并且可以尽量分离硬件和算法，减小工作的复杂度。

module Count_1
(
    input               clk                 ,
    input               rst_n               ,
    output reg [ 3:0]   cnt
);
reg [ 3:0]              cnt_n                ;

always @(*)begin
    if(cnt == 4'd9)
        cnt_n = 4'd0; 
&n