verilog中提高可读性的简写形式的符号

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符号        表示                    解释
-             没有变化             时序元件输出的下一个值与当前值相同
？       0、1或x                            任何值
b        0或1                                 任何确定值
r       (01) 0->1                           跳变
f   (10) 1->0                           跳变
p   (01)、(0x)或(x1)                任何上升沿(posedge)
n   (10)、(1x)或(x0)                任何下降沿(negedge)
*    (??)                                 任何跳变
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菜鸟做设计必看！有关如何做设计的整体思路，以及能否综合的笔记
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对Verilog 初学者比较有用的整理(转自它处)作者: Ian11122840 时间: 2010-9-27 09:04
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verilog中的一些常用操作符
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1、不使用初始化语句； 2、不使用延时语句； 3、不使用循环次数不确定的语句，如：forever，while等； 4、尽量采用同步方式设计电路； 5、尽量采用行为语句完成设计； 6、always过程块描述组合逻辑，应在敏感信号表中列出所有的输入信号； 7、所有的内部寄存器都应该可以被复位； 8、用户自定义原件（UDP元件）是不能被综合的。 一：基本 Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器，还有可能被优化掉。 二：veril...
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