ZYNQ 无DMA的四路HP总线速度测试

最新推荐文章于 2025-09-22 18:57:05 发布
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分类专栏： ZYNQ:FPGA_AXI_ARM
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本文链接：https://blog.youkuaiyun.com/wangjie36/article/details/115489377
本文介绍了如何利用ZYNQ的四路HP总线进行高带宽数据交互，避免使用复杂的DMA协议。通过AXI4的READY、VALID机制详细阐述了读写操作流程。在Vivado工程配置中，设置了HP总线的频率和数据宽度，并通过VIO IP核控制读写通道。测试结果显示，每路HP总线的读写带宽接近，但多通道切换导致的地址切换开销可能影响单通道带宽。

一，AXI HP总线描述

经常需要将PS端处理结果实时送到PL端处理，或者将PL端的大量数据实时送到PS端处理，常规我们会想到使用DMA的方式来进行，但是各种协议非常麻烦，灵活性也比较差。ZYNQ一共有4路HP 口，HP口是AXI Slave 设备，我们可以通过这4路HP接口实现高带宽的数据交互在vivado的界面中 HP的配置如下图(HP0~HP3)，这里面有使能控制，数据位宽选择，可选择32bit或64bit的位宽。

AXI4 所采用的是一种 READY，VALID 握手通信机制，即主从模块进行数据通信前，先根据操作对各所用到的数据、地址通道进行握手。主要操作包括传输发送者 A 等到传输接受者B的 READY 信号后，A 将数据与 VALID 信号同时发送给 B，这是一种典型的握手机制。

AXI 总线分为五个通道：
读地址通道，包含 ARVALID, ARADDR, ARREADY 信号；
写地址通道，包含 AWVALID，AWADDR, AWREADY 信号；
读数据通道，包含 RVALID, RDATA, RREADY, RRESP 信号；
写数据通道，包含 WVALID, WDATA，WSTRB, WREADY 信号；
写应答通道，包含 BVALID, BRESP, BREADY 信号；
系统通道，包含：ACLK，ARESETN 信号；

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ZYNQ 不用DMA的HP总线使用
wangjie36的博客
08-01 3438
一，vivado工程配置 1，ZYNQ7 Processing System 中，HP Slave AXI Interface --> S AXI HP0 Interface，勾选 S AXI HP0 Interface 并且在展开的 AXI HP0 DATA WIDTH 后面选择数据位宽是 64（位宽可以配置为 32bit 或者64bit）。 2，按照如图引出来 3，在 Address Editor 中，由于新增加的 AXI_HP0 总线地址还未做映射，所以如图所示，点击左侧的 Au.
Zynq AXI_HP 接口详解
uote_e的博客
06-22 2779
AXI_HP 接口还可以通过 DMA 实现内存到内存、内存到设备、设备到内存之间的数据传输。其中，AXI_HP 接口是 Zynq 平台中非常重要的一部分，它是 High Performance AXI Master 和 Slave 的缩写，具有高速数据传输和 DMA（Direct Memory Access）功能，可以实现高效的数据交换。总之，AXI_HP 接口是 Zynq 平台上非常重要的一部分，它为高速数据传输提供了强大的支持，并通过 DMA 实现了快速的内存到设备和设备到内存数据传输。
xilinx zynq-7000 基本知识
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Zynq-7000 采用可扩展式处理平台架构（Extensible Processing Platform、EPP），是 Xilinx 用 28nm HKMG 工艺制成的低功耗，高性能，高扩展性的新型芯片，这款新品里面集成了 ARM CORTEX-A9 MPSOC 硬核以及相应的SOC系统。   PS: 处理系统（Processing System),就是与FPGA无关的ARM的SOC的
zynq7的S_AXI_HP0接口
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baidu_38316985的博客
09-22 518
特性描述​全称​​角色​​从设备​ (Slave)​方向​主要用于 ​PL 作为主设备 访问 PS 的存储空间​关键特性​​高性能高带宽低延迟支持数据FIFO位宽可选(32/64位)​​​数量​通常有 4 个 (HP0, HP1, HP2, HP3)​目的​解决PS和PL之间大数据量传输的瓶颈问题，是发挥Zynq异构计算优势的关键组件。因此，当你的设计需要在可编程逻辑 (PL) 和处理系统 (PS) 之间传输大量数据时，​S_AXI_HPx。
基于FPGA和AD1836的I2S接口设计
01-19
I2S总线协议简介 　　I2S（Inter IC Sound Bus）是飞利浦公司为数字音频设备之间的音频数据传输而制定的一种总线标准，它既规定了硬件接口规范，也规定了数字音频数据的格式。I2S有三个主要的信号： 　　（1）串行时钟BCLK，也叫位时钟，即对应于数字音频的每一位数据，BCLK都有一个脉冲。BCLK的频率=2×采样率×采样位数。 　　（2）帧时钟LRCLK，用于切换左右声道的数据。LRCLK为“1”表示正在传输的是右声道的数据，为“0”则表示正在传输的是左声道的数据。LRCLK的频率等于采样频率。 　　（3）串行数据SDATA，就是用二进制补码表示的音频数据。 　　有时
Zynq中的HP口
weixin_41230430的博客
08-19 2814
HP口是Zynq架构中连接处理系统(PS)和可编程逻辑(PL)的高性能接口。它们在Zynq系统的数据传输中扮演着关键角色。HP口是Zynq系统中实现高性能PL-PS通信的关键组件。正确使用和配置HP口对于充分发挥Zynq系统的性能潜力至关重要。
玩转Zynq连载38——[ex57] Zynq AXI HP总线带宽测试
qq_45922361的博客
02-18 5461
特权同学玩转Zynq连载38——[ex57] Zynq AXI HP总线带宽测试 1 概述 用于PL与DDR3交互的AXI HP总线，它的性能到底如何？吞吐量是否能满足我们的应用？必须4个通道同时使用？还是只使用1个通道？时钟频率的高低对AXI HP总线的带宽有什么影响？这些问题想必是每一个初次使用AXI HP总线的开发者希望评估到的。那么，本实例就搭了一个很基本的架构出来，使用100MHz的A...
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ZYNQ使用AXI4-HP接口总线读取DDR中的数据
qq_24025329的博客
11-15 4339
最近笔者在做项目的时候需要使用zynq中的AXI4-HP总线在PL端读取DDR中的数据这种功能，但是网上很多历程对于这方面只是创建了一个官方提供的IP核用于测试，并且每次写入和读取的长度为4K字节。所以为了满足我自己的项目需求，笔者将官方提供的测试IP核上做修改，主要实现一下功能： 1、上升沿使能读取数据。 2、读使能后，IP核需要从基地址开始，突发读取X次（X数量可控） 3、内置一个同步FIFO将读出的数据暂存在FIFO中。
zynq的HP口读写IMX222摄像头的1080p视频流并通过HDMI显示（一）
2301_77178750的博客
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在本设计中，通过zynq实现了IMX222摄像头拍摄的图像在HDMI显示器上的显示。首先通过SPI配置了IMX222摄像头的寄存器，然后对IMX222 1080P模式的图像进行解析产生同步信号和像素值，再将Bayer形式的像素转换成RGB形式的像素，然后通过zynq的HP口高速的将RGB像素值写入DDR中，再通过zynq的HP口高速的读取DDR中的RGB像素值并且传输给HDMI转换模块进行图像显示。除此之外，还分享了一些调试的方法与心得。
ZYNQ搭建HP总线从DDR进行PL与PS交互
wangjie36的博客
08-13 4198
XIINX FPGA中有支持三种AXI总线，有三种AXI协议接口，全局时钟，复位低有效分别是 AXI4：面向高性能地址映射通信需求，是面向地址映射的接口，最大允许256次的数据突发传输；AXI4-Lite：是一个轻量级的地址映射单次传输接口，占用很少的逻辑单元。 AXI4-Stream：面向高速流数据传输；去掉了地址项，允许无限制的数据突发传输规模。 采用默认地址分配0x44A0_0000。在module pl_to_ps_hp_v1_0_M00_AXI #模块中.........
ZYNQ中的接口
我的blog屋
11-17 2235
转自：https://blog.youkuaiyun.com/yundanfengqing_nuc/article/details/106055702 在ZYNQ芯片内部用硬件实现了AXI总线协议，包括9个物理接口，分别为AXI-GP0-AXI-GP3，AXI-HP0~AXI-HP3，AXI-ACP接口。 AXI-ACP接口，是ARM多核架构下定义的一种接口，中文翻译为加速器一致性端口，用来管理DMA之类的不带缓存的AXI外设，PS端是Slave接口。 AXI-HP接口，是高性能/带宽的AXI3.0标准的接口，总共有四
【ZYNQ入门】第五篇、AXI HP口读写数据原理
大屁桃的博客
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AXI HP口读写数据原理
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QQ_778132974的博客
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通过本文的技术探索，我们不仅突破了ZYNQ HP总线的性能极限，更开发出一套适用于实时系统的高效传输方案。文中的并行控制、低延迟优化和缓存管理技术可直接应用于高速数据采集、实时控制系统等领域。在Xilinx ZYNQ架构中，HP（High Performance）总线是连接PS（处理器系统）和PL（可编程逻辑）的关键通道。当传输数据量小于16KB时，无DMA方案比DMA方案快3倍以上；大于1MB时DMA方案更优。时，无DMA的直接CPU控制成为更优选择。本文将揭示如何通过四路HP总线实现惊人的。
（6）Zynq AXI_HP接口介绍
m0_46498597的博客
06-28 2790
1.1 Zynq AXI_HP接口介绍 1.1.1 本节目录 1）本节目录； 2）本节引言； 3）FPGA简介； 4）Zynq AXI_HP接口介绍； 5）结束语。 1.1.2 本节引言 “不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。 1.1.3 FPGA简介 FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为
Zynq AXI总线DMA手册深入解析
- DMA通过AXI总线实现与处理器的无CPU干预的数据传输，实现了高速的数据搬运。 7. 应用场景与优势： - Zynq平台和DMA技术广泛应用于需要高速数据处理和传输的场景，如视频处理、网络通信、大规模数据采集等。 - ...
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