ZYNQ 不用DMA的HP总线使用

最新推荐文章于 2025-09-28 13:47:54 发布
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分类专栏： ZYNQ:FPGA_AXI_ARM 文章标签： stm32 物联网
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本文链接：https://blog.youkuaiyun.com/wangjie36/article/details/119297947
本文介绍了如何在ZYNQ系统中配置不用DMA的HP总线，包括Vivado工程配置步骤，如选择S AXI HP0 Interface并设置数据位宽，以及自动地址分配。在PL端，通过verilog实现HP总线的读写操作，详细讲解了写数据的fifo配置和读取数据的过程，并提及了SDK代码下载后的验证与信号抓取。

一，vivado工程配置

1，ZYNQ7 Processing System 中，HP Slave AXI Interface --> S AXI HP0 Interface，勾选 S AXI HP0 Interface 并且在展开的 AXI HP0 DATA WIDTH 后面选择数据位宽是 64（位宽可以配置为 32bit 或者64bit）。

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ZYNQ 无DMA的四路HP总线速度测试
wangjie36的博客
04-07 6131
1，用于 PL 与 DDR3 交互的 AXI HP 总线，使用 100MHz 的 AXI HP 总线时钟频率（可更改），任意开关每个独立的 AXI HP 读或写通道，以评估不同通道使用情况下的数据吞吐量，更改不同的 AXI HP 总线时钟频率，以评估时钟频率对 AXI HP 总线的影响。在 ZYNQ7 Processing System 在，点击 PS-PL Configuration，展开 HP Slave AXI Interface，勾选所有的 S AXI接口 interface并选中，S AXI HP
不用DMA！ZYNQ的HP总线直接打通PS与PL的高速通道
QQ_778132974的博客
06-09 341
地址对齐陷阱DDR控制器要求64字节边界对齐，未对齐访问将触发SLVERR// 正确：地址按64对齐// 正确：地址按64对齐 # define ALIGN_64(addr)((addr + 0x3F) & ~ 0x3F)// 正确：地址按64对齐 # define ALIGN_64(addr)((addr + 0x3F) & ~ 0x3F)// 正确：地址按64对齐 # define ALIGN_64(addr)((addr + 0x3F) & ~ 0x3F)
【【ZYNQ基础模块串口的意义】】
weixin_50965981的博客
01-11 1088
ZYNQ基础模块串口的意义
Zynq的AXI_HP
最新发布
海涛高软
09-28 489
AXI_HP 是 PS 端集成的接口” 强调的是其硬件归属—— 它是 PS 部分固有的电路模块，而非 PL 中通过逻辑编程实现的接口。但同时，它的设计目的是为 PL 提供高速访问 PS 资源的通道，因此在功能上成为了 PS 与 PL 之间的关键桥梁。这种 “物理归属 PS，功能服务于 PS 与 PL 交互” 的特性，正是 Zynq 异构架构灵活性的体现。FR：徐海涛。
ZYNQ7000 PL与PS交互（三）： AXI_Stream协议配合AXI HP接口、AXI_DMA进行内存映射到流数据转换
qq_24287711的博客
04-07 6007
ZYNQ7000 PL与PS交互（三）：AXI_DMA+FIFO配置AXI HP接口
ZYNQ使用AXI4-HP接口总线读取DDR中的数据
qq_24025329的博客
11-15 4347
最近笔者在做项目的时候需要使用zynq中的AXI4-HP总线在PL端读取DDR中的数据这种功能，但是网上很多历程对于这方面只是创建了一个官方提供的IP核用于测试，并且每次写入和读取的长度为4K字节。所以为了满足我自己的项目需求，笔者将官方提供的测试IP核上做修改，主要实现一下功能： 1、上升沿使能读取数据。 2、读使能后，IP核需要从基地址开始，突发读取X次（X数量可控） 3、内置一个同步FIFO将读出的数据暂存在FIFO中。
Zynq中的HP口
weixin_41230430的博客
08-19 2838
HP口是Zynq架构中连接处理系统(PS)和可编程逻辑(PL)的高性能接口。它们在Zynq系统的数据传输中扮演着关键角色。HP口是Zynq系统中实现高性能PL-PS通信的关键组件。正确使用和配置HP口对于充分发挥Zynq系统的性能潜力至关重要。
精选资源
AXI-HP-ZYNQ.rar_DMA axi_ddr_vivado_zynq axi dma_zynq ps pl
07-15
在本文中，我们将深入探讨如何使用Xilinx的Vivado IPI（集成平台流程）来构建Zynq-7000系列FPGA中的PS（处理系统）到PL（可编程逻辑）通信，并通过AXI-HP接口和AXI-DMA IP实现高效的DDR存储器访问。我们将覆盖以下...
ZYNQ无DMA的四路HP总线极限性能探索
QQ_778132974的博客
06-28 321
通过本文的技术探索，我们不仅突破了ZYNQ HP总线的性能极限，更开发出一套适用于实时系统的高效传输方案。文中的并行控制、低延迟优化和缓存管理技术可直接应用于高速数据采集、实时控制系统等领域。在Xilinx ZYNQ架构中，HP（High Performance）总线是连接PS（处理器系统）和PL（可编程逻辑）的关键通道。当传输数据量小于16KB时，无DMA方案比DMA方案快3倍以上；大于1MB时DMA方案更优。时，无DMA的直接CPU控制成为更优选择。本文将揭示如何通过四路HP总线实现惊人的。
Zynq AXI_HP 接口详解
uote_e的博客
06-22 2788
AXI_HP 接口还可以通过 DMA 实现内存到内存、内存到设备、设备到内存之间的数据传输。其中，AXI_HP 接口是 Zynq 平台中非常重要的一部分，它是 High Performance AXI Master 和 Slave 的缩写，具有高速数据传输和 DMA（Direct Memory Access）功能，可以实现高效的数据交换。总之，AXI_HP 接口是 Zynq 平台上非常重要的一部分，它为高速数据传输提供了强大的支持，并通过 DMA 实现了快速的内存到设备和设备到内存数据传输。
zynq的HP口读写IMX222摄像头的1080p视频流并通过HDMI显示（一）
2301_77178750的博客
09-12 2416
在本设计中，通过zynq实现了IMX222摄像头拍摄的图像在HDMI显示器上的显示。首先通过SPI配置了IMX222摄像头的寄存器，然后对IMX222 1080P模式的图像进行解析产生同步信号和像素值，再将Bayer形式的像素转换成RGB形式的像素，然后通过zynq的HP口高速的将RGB像素值写入DDR中，再通过zynq的HP口高速的读取DDR中的RGB像素值并且传输给HDMI转换模块进行图像显示。除此之外，还分享了一些调试的方法与心得。
ZYNQ搭建HP总线从DDR进行PL与PS交互
wangjie36的博客
08-13 4201
XIINX FPGA中有支持三种AXI总线，有三种AXI协议接口，全局时钟，复位低有效分别是 AXI4：面向高性能地址映射通信需求，是面向地址映射的接口，最大允许256次的数据突发传输；AXI4-Lite：是一个轻量级的地址映射单次传输接口，占用很少的逻辑单元。 AXI4-Stream：面向高速流数据传输；去掉了地址项，允许无限制的数据突发传输规模。 采用默认地址分配0x44A0_0000。在module pl_to_ps_hp_v1_0_M00_AXI #模块中.........
ZYNQ中的接口
我的blog屋
11-17 2240
转自：https://blog.youkuaiyun.com/yundanfengqing_nuc/article/details/106055702 在ZYNQ芯片内部用硬件实现了AXI总线协议，包括9个物理接口，分别为AXI-GP0-AXI-GP3，AXI-HP0~AXI-HP3，AXI-ACP接口。 AXI-ACP接口，是ARM多核架构下定义的一种接口，中文翻译为加速器一致性端口，用来管理DMA之类的不带缓存的AXI外设，PS端是Slave接口。 AXI-HP接口，是高性能/带宽的AXI3.0标准的接口，总共有四
（6）Zynq AXI_HP接口介绍
m0_46498597的博客
06-28 2791
1.1 Zynq AXI_HP接口介绍 1.1.1 本节目录 1）本节目录； 2）本节引言； 3）FPGA简介； 4）Zynq AXI_HP接口介绍； 5）结束语。 1.1.2 本节引言 “不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。 1.1.3 FPGA简介 FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为
【ZYNQ入门】第五篇、AXI HP口读写数据原理
大屁桃的博客
01-05 7379
AXI HP口读写数据原理
ZYNQ芯片PS侧HP和GP接口的区别
whik1194的博客
11-27 1424
总之，GP接口和HP接口在ZYNQ芯片中各司其职，用户可根据实际连接的外设特点以及对数据传输性能的需求等因素，合理选择使用哪种接口来搭建系统。
ZYNQ--PS_PL交互(AXI_HP)
weixin_46046124的博客
03-05 764
通过AXI_HP接口，可直接通过AXI_FULL协议向DDR中通过DMA传输数据。
ZYNQ系列-linux下使用AXI4总线与PL传输数据
qq_37280428的博客
12-31 8471
ZYNQ系列-linux下使用AXI4总线与PL传输数据 文章目录ZYNQ系列-linux下使用AXI4总线与PL传输数据前言一、AXI4是什么？二、使用步骤1.PL端使用AXI-M解释2.PL端使用AXI-M项目实例3.VIVADO中的连接。4.LINUX程序。总结 前言 最近有同学在问AXI4总线在linux下的使用问题。确实linux下的资料相对较少，学起来也很费时间，有幸在之前的项目中接触过相关的知识，当时确实也是查阅了很多的资料才慢慢摸清楚门道。这篇文章就尝试着写一下如何去使用AXI4总线。我
ZYNQ-AXI_GP接口和AXI_HP接口的异同
luoganttcc的博客
11-21 3645
对于GP接口（general purpose）通用目的接口，有四个接口（两个从端口，两个主端口）；GP接口直接连接到的是中央互联区（central interconnect），然后由中央互联区再连接到OCM interconnect和存储器接口上；AXI_GP接口直接连接到主互连和从互连的端口，没有任何额外的FIFO缓冲，不像AXI_HP接口使用FIFO缓冲以提高性能和吞吐量。学习关于ZYNQ IP核中的GP接口和HP接口的异同，介绍关于AXI_GP接口和AXI_HP接口的相关内容。
ZYNQ DMA使用Demo
02-26
<think>好的，用户想了解ZYNQ DMA的使用示例，需要我提供一个Demo的介绍。首先，我需要回忆一下ZYNQ的基本架构，它结合了ARM处理器和FPGA，DMA在这里用于高效的数据传输。用户可能希望知道如何在ZYNQ上配置和使用DMA，特别是在PS和PL之间的数据传输。 我需要考虑用户可能的背景，可能是嵌入式开发者或学生，对ZYNQ有一定了解，但需要具体的步骤和代码示例。他们可能想通过一个实际的例子来理解DMA的工作流程，包括初始化、配置、数据传输等步骤。 接下来，我需要确定Demo的关键部分：硬件设计（Vivado中的DMA和AXI接口配置）、软件部分（使用Xilinx SDK或Vitis的代码）。需要分步骤说明，比如创建硬件平台，配置DMA控制器，连接AXI总线，然后编写软件代码，包括设置DMA传输，启动传输，等待完成中断等。 还需要考虑可能的常见问题，比如地址对齐、缓存一致性（使用Cache Coherent的DMA或非一致的，需要刷新缓存）、中断处理等。用户可能在实际操作中遇到这些问题，所以提前在示例中说明会比较有帮助。 另外，用户可能需要了解不同的DMA使用场景，比如内存到外设、内存到内存，或者使用Scatter-Gather模式。在Demo中，简单的情况可能是内存到内存的传输，这样更容易理解。 要确保语言简洁明了，步骤清晰，代码示例正确。可能需要提到使用的工具版本，比如Vivado 2022.1，但也可以保持通用。最后，提醒用户注意的事项，比如地址映射的正确性，测试方法（如LED或串口输出验证结果）也很重要。 总结来说，我需要提供一个结构化的回答，分硬件和软件部分，步骤详细，代码示例，注意事项，这样用户能够按照步骤操作并理解ZYNQ DMA的使用方法。</think>ZYNQ 是 Xilinx（现 AMD）推出的 SoC 平台，结合了 ARM Cortex-A 处理器（PS，Processing System）和 FPGA（PL，Programmable Logic）。DMA（Direct Memory Access）在 ZYNQ 中用于高效的数据传输，可绕过 CPU 直接在 PS 内存（如 DDR）与 PL 外设之间传输数据。以下是一个简化的 **ZYNQ DMA 使用 Demo** 介绍： --- ### **1. 硬件平台搭建（Vivado 环境）** #### **步骤 1：创建 Block Design** 1. 添加 **ZYNQ PS** 核，配置 PS 端（启用 UART、GPIO 等基本外设）。 2. 添加 **AXI DMA IP**（用于 DMA 控制），配置为 `Simple Mode`（非 Scatter-Gather 模式）。 3. 添加 **AXI Stream FIFO** 或自定义 PL 逻辑（如 AXI-Stream 数据源/接收器）。 #### **步骤 2：连接接口** - 将 DMA 的 `M_AXI_MM2S`（Memory-to-Stream）和 `M_AXI_S2MM`（Stream-to-Memory）连接到 PS 的 `HP` 或 `ACP` 端口（高速访问 DDR）。 - 连接 DMA 的 `AXI Stream` 接口到 PL 逻辑（如 FIFO）。 - 启用 DMA 中断并连接到 PS 的中断控制器。 #### **步骤 3：生成比特流** - 完成地址分配、生成 HDL 文件，导出硬件（包含 XSA 文件）至 Vitis 开发环境。 --- ### **2. 软件代码（Vitis/SDK 环境）** #### **关键 API 与流程** ```c #include "xaxidma.h" #include "xil_cache.h" // 定义 DMA 设备实例、缓冲区、传输长度 #define DMA_DEV_ID XPAR_AXIDMA_0_DEVICE_ID #define MEM_BASE_ADDR 0x01000000 // PS 内存地址（需对齐） #define TRANSFER_LEN 1024 // 传输数据长度（字节） XAxiDma dma_inst; int main() { // 初始化 DMA XAxiDma_Config *dma_cfg = XAxiDma_LookupConfig(DMA_DEV_ID); XAxiDma_CfgInitialize(&dma_inst, dma_cfg); // 禁用 Scatter-Gather 模式（Simple 模式） XAxiDma_IntrDisable(&dma_inst, XAXIDMA_IRQ_ALL_MASK, XAXIDMA_DEVICE_TO_DMA); XAxiDma_IntrDisable(&dma_inst, XAXIDMA_IRQ_ALL_MASK, XAXIDMA_DMA_TO_DEVICE); // 准备数据：填充源缓冲区（示例） char *src_buffer = (char *)MEM_BASE_ADDR; char *dst_buffer = (char *)(MEM_BASE_ADDR + TRANSFER_LEN); for (int i=0; i<TRANSFER_LEN; i++) src_buffer[i] = i; // 刷新缓存（确保数据写入物理内存） Xil_DCacheFlushRange((u32)src_buffer, TRANSFER_LEN); // 启动 DMA 传输（内存到外设） XAxiDma_SimpleTransfer(&dma_inst, (u32)src_buffer, TRANSFER_LEN, XAXIDMA_DMA_TO_DEVICE); // 等待传输完成（轮询或中断） while (XAxiDma_Busy(&dma_inst, XAXIDMA_DMA_TO_DEVICE)); // 从外设读取数据到目标内存（类似流程） XAxiDma_SimpleTransfer(&dma_inst, (u32)dst_buffer, TRANSFER_LEN, XAXIDMA_DEVICE_TO_DMA); while (XAxiDma_Busy(&dma_inst, XAXIDMA_DEVICE_TO_DMA)); // 验证数据一致性... return 0; } ``` --- ### **3. 关键点说明** #### **缓存一致性** - 若使用 **非 Cache-Coherent DMA**（如通过 HP 端口），需手动调用 `Xil_DCacheFlush()` 或 `Xil_DCacheInvalidate()` 确保数据同步。 - 若使用 **ACP 端口**（Cache-Coherent），可自动同步缓存，但需注意性能差异。 #### **地址对齐** - DMA 传输的缓冲区地址需对齐到 **4KB 边界**（具体以 IP 配置为准）。 - 推荐使用 `memalign()` 分配对齐的内存。 #### **传输模式** - **Simple Mode**：单次传输，适合小数据块。 - **Scatter-Gather Mode**：链表描述符管理多段传输，适合大数据或复杂场景。 --- ### **4. 测试验证** - **数据比对**：在传输完成后，检查源地址和目标地址数据是否一致。 - **外设交互**：若 PL 逻辑为自定义 IP（如 FIFO 或图像处理模块），可通过 LED、UART 打印或 ILA 抓取信号验证功能。 --- ### **5. 扩展场景** - **双缓冲（Ping-Pong Buffer）**：提高吞吐量，减少传输延迟。 - **中断驱动传输**：替代轮询，降低 CPU 占用（需配置中断服务函数）。 如果需要更具体的代码或硬件配置细节，可进一步说明应用场景！
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