Riwuarua-优快云博客

原创从近似0基础开始FPGA开发——Part.25：GT 高速收发器架构与 KU5P 资源规划

从本篇开始进入“高速接口进阶”专题。前文的 RGMII 是普通 IO 的并行接口；10G Ethernet、Aurora、PCIe 则把数据送入专用 GT 收发器。本篇先搞清物理资源和器件边界，再谈协议 IP。

2026-10-27 13:49:14 236

原创从近似0基础开始FPGA开发——Part.24：FPGA 寄存器架构与上位机控制协议

寄存器架构是 FPGA 与所有控制端之间的长期契约。地址稳定、分区清晰；访问属性和副作用明确；配置提交具备原子性；跨时钟域可靠；错误和中断可诊断；支持版本识别和能力发现；UDP、JTAG 与处理器共享同一语义；文档和软件接口可以自动生成。到 Part.30 为止，我们已经从 UDP 数据通路一路完成了 DDR 缓存、DMA、可靠传输、在线调试、仿真验证、性能优化、错误管理和寄存器控制平面。

2026-10-20 10:33:42 159

原创从近似0基础开始FPGA开发——Part.23：AXI/AXIS 数据搬运、DMA 与 DDR 缓存架构设计

方案优点缺点适用场景AXI DMA功能完整，支持 Simple/SG寄存器与软件模型较重有处理器、标准 AXIS 外设专注命令到数据搬运，性能高命令/状态接口需要上层管理自定义硬件控制器自定义 DMA数据格式、缓存策略完全可控验证工作量最大固定功能、低资源、特殊包语义AMD 文档说明，常规 AXI DMA 具有 4 KB 边界保护和自动 Burst 映射；但 Micro DMA 模式不提供同样的 4 KB 边界处理。

2026-10-10 15:49:01 266

原创从近似 0 基础开始 FPGA 开发——Part.19：FIFO、AXI-Stream 缓存与数据流架构设计

解耦生产者和消费者；吸收短时间突发；跨时钟域；组合 AXI Burst；打断超长TREADY组合路径；保存 UDP/ADC/JESD 帧边界；在 DDR、网络和算法模块之间做速率匹配；提供 Almost Full/Empty 水位预警；统计吞吐量、拥塞和丢包。但 FIFO 不能解决所有速率问题：如果生产者的长期平均速率大于消费者的长期平均速率，那么任何有限深度 FIFO 最终都会写满。FIFO 只能吸收有限时间的速率差、突发或下游暂停。

2026-10-09 11:10:48 254

原创从近似 0 基础开始 FPGA 开发——Part.18：FPGA 复位系统与可靠启动设计

if (!rst_n)elseend复位释放不满足 Recovery/Removal，状态机偶发跑飞；同一异步复位在不同区域、不同寄存器处释放时间不同；MMCM 尚未锁定，下游逻辑已经运行；MIG 尚未校准，DMA 已经发起 AXI 请求；GTY PLL/Channel 尚未完成复位，JESD 状态机已经等待链路；FIFO 一侧已经退出复位，另一侧仍处于 Reset Busy；复位网络扇出过大，降低时序和布局质量；

2026-10-08 09:23:14 206

原创从近似 0 基础开始 FPGA 开发——Part.17：跨时钟域 CDC、亚稳态与异步 FIFO 设计

一个 FPGA 工程通常不只有一个时钟。Bank 65 输入的 100 MHz 差分系统时钟；RGMII 接收侧 PHY 提供的 125 MHzrgmii_rxc；FPGA 发送侧的 125 MHz 和 90° 相移时钟；UDP/AXI-Stream 用户时钟；DDR4 MIG 产生的 UI Clock；AXI-Lite 配置时钟；GTY/JESD 的 TX/RX User Clock；ILA 调试与控制逻辑使用的时钟。

2026-09-24 14:58:21 216

原创从近似 0 基础开始 FPGA 开发——Part.16：Vivado 时序约束、报告分析与时序收敛教程

在 RTL 仿真中，寄存器似乎会在时钟上升沿“瞬间”采样数据，组合逻辑也经常被当成零延时逻辑。寄存器 Clock-to-Q 延时；LUT、MUX、进位链、DSP、BRAM 等逻辑延时；片内互连和跨 Clock Region/SLR 的布线延时；时钟树插入延时和时钟偏斜；外部器件的 Tco、Setup、Hold；PCB 走线时延；晶振抖动、MMCM/PLL 相位误差；温度、电压和工艺角变化。如果数据在接收寄存器需要采样时还没有稳定，就会发生建立时间违例；

2026-09-22 09:36:14 88

原创从近似 0 基础开始 FPGA 开发——Part.15：FPGA 的 I/O Bank 与 GT Bank（HD、HP、HR、GTH、GTY、原语与避坑指南）

刚开始做 FPGA 时，我们很容易把管脚理解为 MCU 的 GPIO：只要这个脚空着，接上信号、写好约束，似乎就能使用。同一个 Bank 内的输出通常共享VCCO，不能随意混用不兼容的电平；有些 Bank 支持 3.3 V，但没有高速可编程延时和 SerDes；有些 Bank 适合 DDR、RGMII 和并行 LVDS，却不能承受 2.5 V/3.3 V；差分时钟必须看 P/N 配对与时钟能力引脚，不能只看“两个空闲管脚”；

2026-09-20 10:35:47 309

原创从近似0基础开始FPGA开发 -- part.14 JESD204协议、IP核与嵌入式初始化

低速ADC或DAC通常使用并行CMOS、LVDS或SPI接口。随着采样率、分辨率和通道数不断提高，并行接口会带来大量引脚、复杂的板级等长、较高的功耗，以及难以控制的多通道时序偏差。JESD204就是为高速数据转换器与数字处理器之间的数据传输设计的串行接口标准。一套典型系统如下：fill:#333;important;important;fill:none;color:#333;color:#333;important;fill:none;fill:#333;height:1em;

2026-09-18 09:27:41 184

原创从近似0基础开始FPGA开发 -- part.13 FPGA DDR4、MIG与AXI Full工程开发

在较小的FPGA工程中，数据通常保存在寄存器、Distributed RAM或Block RAM中。随着UDP采集、波形缓存、图像处理和高速DMA等功能加入，片内RAM容量很快就会不够，此时便需要使用外部DDR。但DDR并不是一块“容量更大的BRAM”。它具有独立的命令、地址、数据和选通信号，需要执行初始化、写校准、读校准、刷新和Bank调度。用户逻辑若直接控制这些底层时序，工程复杂度会非常高。

2026-09-16 14:25:28 200

原创从近似0基础开始FPGA开发 -- part.12 FPGA与外部Ethernet PHY芯片的接口设计

前面的文章已经完成了UDP、IPv4、ARP和Ethernet MAC相关逻辑。到了开发板顶层，我们还会遇到一个绕不开的问题：FPGA内部的Ethernet帧，怎样真正变成网线上的电信号？答案是通过外部PHY芯片。很多初学者第一次调试网口时，会把MAC和PHY混在一起：看到网口灯亮，就认为UDP逻辑已经正确；看到MDIO能读到寄存器，又认为数据一定可以收发。FPGA内部的UDP/IP/ARP/Ethernet MAC；FPGA与PHY之间的GMII、RGMII或SGMII接口；

2026-09-14 09:40:16 198

原创从近似0基础开始FPGA开发 -- part.11 AXI总线协议与工程应用

随着FPGA工程规模增加，模块之间不可能一直使用各自定义的datavalidbusy和done信号连接。同一个FIFO需要为不同模块重复编写适配逻辑；数据处理模块无法直接连接DMA、Ethernet或PCIe IP；MicroBlaze访问自定义寄存器时需要单独设计总线；DDR读写接口与普通数据流接口混杂，难以维护；模块虽然单独仿真正确，集成后却频繁出现丢数和死锁。AXI的作用，就是为模块之间的数据传输建立统一规则。FPGA内部典型数据流。

2026-09-10 09:39:29 275

原创从近似0基础开始FPGA开发 -- part.10 verilog-ethernet开源UDP协议栈工程学习

在前面的文章中，我们已经按照Ethernet MAC、ARP、IPv4和UDP的顺序，对FPGA网络协议栈进行了模块划分和逻辑设计。自己从零编写协议栈，可以帮助我们理解每个字段是如何生成的；大型RTL工程如何划分模块；帧头与Payload如何分别握手；不同协议层之间如何通过AXI-Stream连接；ARP查询失败、帧提前结束等异常如何上报；RGMII、GMII、10G XGMII如何复用同一套上层协议逻辑；Testbench如何构造真实Ethernet、ARP、IP和UDP报文。

2026-09-09 09:38:20 274

原创从近似0基础开始FPGA开发 -- part.9 数据链路层代码设计与UDP通信测试

书接上文。在上一篇中，我们按照“传输层—网络层—数据链路层”的方向，已经完成了UDP、IP和ARP模块的拆分。此时，逻辑内部已经可以生成包含UDP头、IP头的数据流，但这些数据还不能直接送到外部PHY芯片。原因是PHY芯片并不认识UDP包或IP包，它接收的是符合IEEE 802.3格式的以太网帧；同时，FPGA与PHY之间还需要遵循GMII或RGMII的电气接口时序。

2026-09-08 09:34:25 316

原创从近似0基础开始FPGA开发 -- part.8 UDP模块的代码设计

在进行设计时，先对模块的外部接口粗略的定义，当前的udp_tx模块主要功能为数据透传，因此对外接口主要为上级的数据输入以及对下级的数据输出。在做数据传输接口的设计时，一般需要包含以下三种类型的信号：传输的数据内容全0也可以是传输的数据，因此接收端需要有一个标识才知道什么时候接收到的高低电平是有效数据任何的复杂数据链路都有可能出现后端数据处理不及时甚至阻塞，所以加入对端空闲标识位可以有效提高系统的健壮性可以是传输有效的最后一个时钟周期，也可以告诉对端本次传输的数据量axis_tdata；；以及。

2026-09-03 11:08:48 232

原创从近似0基础开始FPGA开发 -- part.7 FPGA的网络通信设计

FPGA的工程应用离不开通信功能，当前电子学场景泛用的通信方式为以太网通信，大规模的工程化项目基本离不开组网场景。因此本文从以太网为引，展开介绍如何通过FPGA纯逻辑实现网络通信。以太网是一种传输规则，收发双方必须遵循这些规则才能使数据有效传输。OSI（Open System Interconnection）七层模型和 TCP/IP 四层模型是常用的数据传输模型，其各个子层的功能如下表所示。数据从上至下逐级封装，加入每层的头部信息，在物理层转换为比特流发送；

2026-09-01 17:05:28 239

原创从近似0基础开始FPGA开发 -- part.6 逻辑设计与状态机

FPGA的底层开发逻辑无非归于。

2026-08-28 15:35:22 199

原创从近似0基础开始FPGA开发 -- part.5 Vitis工程搭建（Uart及GPIO）

该例程在嵌入式代码层面非常简单，更注重的是打通了嵌入式代码在PS侧运行并调用PL侧逻辑资源，实现串口输出的流程。在做设计时，对于功能明确的GPIO，可以在配置时就定义好输入输出，这样可以简化嵌入式部分的工作，当前为了尽量全面的展示嵌入式部分，先不定义接口数据方向。以下图为例，在没有勾选lwip依赖库的情况下，是无法进行PS侧的网络通信开发的。建议勾上，尤其是在单一硬件平台上存在多个可执行嵌入式工程时，如果不进行系统复位，在未作地址隔离的情况下，不同嵌入式工程运行时会访问相同存储空间的地址，导致报错。

2026-08-27 15:40:00 252

原创从近似0基础开始FPGA开发 -- part.4 FPGA-PS（MicroBlaze）

FPGA 分为 PL（可编程逻辑）和 PS（处理系统），本质上是将一个高性能的 ARM 处理器硬核与一个灵活的 FPGA 可编程逻辑集成在同一颗芯片上。这种设计的核心目的，是让开发者能同时利用两者的优势，处理复杂任务。简单来说：PS (Processing System)：是固定的、高能的“大脑”，擅长复杂决策和系统控制；PL (Programmable Logic)：是灵活、并行的“巧手”，擅长高速数据处理和硬件定制本文重点通过MicroBlaze IP的配置及工程实现，引出PL-PS的交互开发

2026-08-26 17:04:53 360

原创从近似0基础开始FPGA开发 -- part.3 ila与debug

在通过仿真规避了rtl代码设计阶段的问题后，我们编译的bit具备了上板卡调试的条件。以时钟章节的工程为例，在上板后可以直观的看到led灯的闪烁来进行功能是否正常的判断，但如果想要检测一些中间的过程信号，例如，那么就需要在工程中添加ila IP抓取信号进行检测判断。在FPGA改成中有多种方式可以抓取待debug的信号，可以在综合工具栏下通过set up debug选择对应的信号线进行添加。但这种方法在如今做block design的开发年代并不推荐，下面重点介绍通过添加ila IP的方式来抓取信号。

2026-08-25 14:17:34 217

原创从近似0基础开始FPGA开发 -- part.2 仿真

在时钟介绍章节，通过将编译完成的bit下载到开发板上观察流水灯闪烁可以判断工程功能的正确性，但在复杂的工程中，采用硬件调试并不能实现快速定位，因此通过仿真工具进行rtl代码功能正确性的验证，提升开发效率。在工程代码中，led选取的时cnt[25:24]两位，在实际仿真中会耗费非常长的等待时间，因此可将工程代码中的led赋值改为cnt[5:4]，可以快速看到目标信号的翻转。在介绍完了rtl代码的仿真自查后，下一篇文章介绍比特流的上板调试以及ila IP的使用，这也是一般做FPGA项目开发的流程。

2026-08-24 11:14:14 200

原创从近似0基础开始FPGA开发 -- part.1 时钟

在从事一段时间FPGA开发又转职飞升之后，倒回头来总结一些FPGA开发的一些知识点，看看能不能温故而知新。整个系列的编写会按照个人理解的FPGA的一些入门知识到实践经验，有些地方会根据当前的认知水平做一些衍生拓展。以时钟作为这个系列的开始，是因为与诸如python、c、matlab这些高级语言不同，fpga开发首先需要明确时序的概念，数字信号的翻转严格遵循时钟的约束。单纯的讨论时钟这个概念比较抽象，所以会通过xilinx的clk wizard IP来进行具体论述。

2026-08-21 16:14:51 216

原创使用 TICS Pro 配置时钟芯片

本文主要介绍了如何使用Texas Instruments官方提供的时钟芯片配置软件TICS Pro，文中已配置时钟芯片LMK04821为例，其他型号芯片应结合实际情况进行操作。1. TICS Pro 软件配置界面主要需根据需求配置的部分为：CLKin and PLLs 及 Clock Outputs。其中时钟输出需在根据需求配置完成输入后才能配置为所需结果。2. PLL（锁相环）简介锁相环的构成可抽象为下图所示：如图，外部时钟输入至 PFD（鉴相器）作为输入相位，PFD的输出经过一个低通滤波器

2021-08-02 15:12:00 8691 2

原创 pynq框架下自定义ip的使用

PYNQ框架很方便的实现了python对底层硬件的直接调用，其本身提供的库函数也十分丰富，例如GPIO，DMA之类的IP核都有现成的函数可以直接控制。但对于客制化的挂载在Lite上的IP该如何使用，现记录如下。1. MMIO首先对挂载在AXI Lite总线上的IP core的控制无非是基于对控制寄存器的读写，PYNQ提供了MMIO库，可以非常方便的实现PS对PL侧的寄存器读写控制，参考官网说明如下：了解了这一点后，下面给一个具体的使用例程方便作参考。2.example在了解了MMIO的功能后，来

2021-02-23 09:43:02 2086

原创 ISE时序约束学习笔记

ISE时序约束（参考Xilinx UG612）Global Offsetgolbal offset 的约束语句如下：OFFSET = IN value VALID value BEFORE clock;其中OFFSET = <value>定义了从采样时钟的上升沿到所传输数据使能之间的时间间隔，如下图：实现图中时序约束的具体代码为：NET "SysClk" TNM_NET = "SysClk";TIMESPEC "TS_SysClk" = PERIOD "SysClk" 5 n

2021-01-19 11:53:09 3339

原创外部master模块通过AXI FULL接口直接读取DDR数据

FPGA逻辑开发中，访问PS DDR资源的方式很多，除DMA操作外，也可直接通过外部AXI FULL master进行数据搬移。下面先附上一个网上很常见的master代码，注：该代码非本人原创，非本人原创，非本人原创module master( // Reset, Clock input ARESETN, input ACLK, // Master 鍐欏湴鍧�閫氶亾 output [0:0] M_AXI_AWID, output [31:0

2020-11-18 10:31:11 2745

原创 vivado block design下使用aurora ip core

在使用vivado的官方aurora IP时，调用ip example参考可对自身设计提供一定帮助，但毕竟大部分设计是在block design下连线完成的，aurora的官方回环自测demo提供的帮助并不是特别直观，网上看来看去也没有比较直接的教程（求求了别再分析ip example了，都写烂了）。正好最近工程中涉及aurora的配置使用，现测试完成后记录一下过程，方便各位参考。1. aurora ip的基本情况介绍关于aurora的一些基本资源的介绍，包括主从核的一些基本概念可以参考多aurora

2020-09-21 11:29:12 5295 5

原创 verilog三段式状态机伸手就拿凑合用版

最近在做fpga逻辑实现数据帧头拼接分包时刚接触状态机，随便记一点目前的入门理解。一段二段不用就没管了，直接无脑三段式。首先，三段式状态机是因为代码从外部看上去分成三块，分别描述状态机的切换状态时间，切换状态条件，不同状态下的操作。在这里插入代码片...

2020-08-28 16:40:51 891 2

原创多Aurora IP核的设计开发

FPGA开发板上有丰富的GTH资源，以ZCU106开发板为例，提供共20 个GTH transceivers资源，每四个channel划分为一组，共5个GTH Quads。（手册ug1244）单一 Aurora 核使用可参考 xilinx 官方给的例程，配置好外部 refclk，init_clk输入，复位信号及 gt 输入输出接口即可。下面重点说明一下同一工程下多Aurora IP核如何配置使用。1. 开发板的GTH资源在配置ip之前，首先捋一下ZCU106开发板上的 gth 资源，如文章开头图中

2020-07-17 15:08:08 4256

原创 Aurora 64B66B IP核的硬件跑通

最近在尝试调用Aurora IP核使用ZCU106开发板上的gth接口资源，期间查阅了一些相关资料介绍，大多止步于介绍官方给的IP example仿真，关于硬件实际测试和多Aurora核的协调使用未能言明，现记录如下。关于Aurora及gth接口的介绍可参考博客Aurora IP核理论，关于IP example的仿真可参考博客Aurora IP核例子简析与仿真（framing版）。博主写的非常详尽，对我自己做设计起了很大帮助。Aurora 64B66B IP example 开发板运行关于如何导入Xi

2020-07-17 10:41:51 9260 9

原创 Vivado （kcu040）System management Wizard IP core寄存器值转换

最近刚做完kcu040的温度监控，惊觉Kintex上没有xadc IP核，查了一下用system management代替了，官方手册搞得好，寄存器值的转化公式一个没给，记录一下：1. On-chip温度公式（XSysmon_Readreg / 65536 / 0.00199451786）- 273.672.VCCINT & VCCAUXXSysmon_Readreg * 3 / ...

2020-03-12 15:16:51 3158 4

原创 PYNQ下的DMA传输实现及速度测试

在成功实现ZCU106开发板的PYNQ镜像生成后（见ZCU106的PYNQ移植），开发板的结构可抽象为下图所示：我们可以通过在开发板的OS中架设TCP服务器，在上位机PC端进行TCP客户端访问来实现上位机到开发板的文件/数据传输。为了能够实现开发板PS侧和PL侧的高速传输，我们可以在开发板上构建DMA传输。（DMA介绍见DMA IP核学习笔记）本文分别从DMA传输的BD构建和PYNQ运行，以及...

2020-03-09 09:52:06 7896 6

原创 DMA IP PS侧c / python代码笔记

DMA IP PS实现DMA传输的三要素：TX_BUFFE&RX_BUFFERTX&RX channelTX&RX interrupts一： Vivado SDK 上的c语言对DMA ip核的调用其main（）主要可以分为如下结构main() DMA_Intr_Init() //初始化DMA XAXIDma_Lookup Config() //...

2019-12-12 15:19:18 1681

原创 ZYNQ7 AXI DMA IP核应用测试

ZYNQ7 AXI DMA IP核应用硬件环境搭建Vivado新建工程（2018.2为例）添加IP核配置IP核参数ZYNQ7：调节时钟频率为100M添加HP接口用于DMA和DDR交互添加中断AXI DMA：关闭Scatter模式Run Block Automation & Run auto connection手动添加FIFO(绿）和中...

2019-11-29 08:54:11 1889

原创 DMA IP核学习笔记

**DMA IP核学习笔记**DMA：外部设备不通过CPU直接与系统内存交互Xilinx 官方给出的DMA ip核功能介绍：The AXI Direct Memory Access (AXI DMA) IP provides high-bandwidth direct memoryaccess between the AXI4 memory mapped and AXI4-Stream ...

2019-11-27 10:25:38 4765 1

原创 Pycharm对开发板实现远程访问控制

Pycharm对开发板实现远程访问控制书接上文ZCU106的PYNQ移植，在成功完成开发板的PYNQ移植后，我们以及可以通过jupyter notebook直接对开发板进行python编码。但很多Python编程工作是在Pycharm上完成的，如果能够直接实现Pycharm上对开发板进行ps控制那就再好不过了。准备工作：PYNQ移植成功的开发板Pycharm专业版这里提前说明因为要通...

2019-11-13 10:21:37 987 1

原创 PYNQ移植的IP配置

PYNQ移植的IP配置在我们成功完成PYNQ移植后经常会发现通过Xshell与板卡交互，在ifconfig命令后并看不到eth0网口。这是由于在SD启动卡的 /etc/network/interfaces.d 下并没有eth0的配置文件，该文件可在PYNQ文件夹的 /sdbuild/packages/ethernet 中获取，如下图：将该文件复制到开发板的 interfaces.d 文件夹...

2019-11-13 09:44:08 1764 1

原创 ZCU106的PYNQ移植

ZCU106的PYNQ移植PYNQ官方给出SD img 文件的开发板目前有三块：PYNQ-Z1，PYNQ-Z2以及ZCU104。笔者这次将进行ZCU106的PYNQ移植。一：准备工作移植的准备工作参考这篇文章的：一：基本框架搭建ZYBO-Z7开发板的PYNQ框架移植二：SD img的生成看过笔者之前ZYBO板PYNQ移植的这里说明一下，ZCU106的PYNQ移植我们采用直接用bsp文件...

2019-11-07 17:23:41 3908 1

原创 ZYBO-Z7的PYNQ框架移植测试

ZYBO-Z7的PYNQ框架移植测试在成功移植PYNQ框架到ZYBO-Z7开发板后笔者做了一个简易的test来测试PL与PS侧的交互。移植过程参照：ZYBO-Z7开发板的PYNQ框架移植这里笔者通过调用开发板上的四个LED和Switch来达到测试目的。一：建立Vivado工程与正常的开发流程相同，同样也是在Vivado中完成PL侧设计，只不过移植了PYNQ后我们可以在jupyter no...

2019-10-30 10:02:30 1812

原创 ZYBO-Z7开发板的PYNQ框架移植(PYNQ镜像制作）

**ZYBO-Z7开发板的PYNQ框架移植**PYNQ官方给出SD img 文件的开发板目前有三块：PYNQ-Z1，PYNQ-Z以及ZCU106。笔者所用的开发板为ZYBO-Z7，需要自己生成SD卡的img来实现PYNQ功能。一：基本框架搭建框架搭建基于Ubuntu16.04，此处注意18.04版本在框架移植方面仍存在问题，建议使用16.04版本。笔者电脑用的是Win10系统，所以采用...

2019-10-29 17:23:16 10854 20