Verilog右移位

最新推荐文章于 2025-05-17 15:06:26 发布

mwc1586

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分类专栏： Verilog 文章标签： verilog

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该博客介绍了使用Verilog语言实现右移位操作的模块。模块名为Shift_right，接收时钟、复位和8位数据输入信号，输出8位右移后的数据。在复位信号为高时，输出清零；否则，数据右移一位，低位补零。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

module Shift_right(clk,rs,in,out);
   input clk;//时钟信号输入端口
   input rs;//高电平复位信号端口
   input [7:0]in;//数据输入信号端口
   output reg[7:0]out;//数据输出信号端口

   always@(posedge clk)begin
       if(rs)begin//如果复位信号为高电平
           out<=8'b0;
       end
       //否侧右移
       else begin
           out<={in[0],in[7:1]};//把低位拿走
       end
   end
endmodule

/////////////////////////////////////////////////////////////////////////

Verilog右移位

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`timescale 1 ps/ 1 ps
module Shift_right_vlg_tst();
// constants
// general purpose registers
reg eachvec;
// test vector input registers
reg clk=0;
reg [7:0] in="g";
reg rs;
// wires
wire [7:0] out;

// assign statements (if any)
Shift_right i1 (
// port map - connection between master ports and signals/registers
   .clk(clk),
   .in(in),
   .out(out),
   .rs(rs)
);

parameter s_clk=2000;

always #(s_clk)clk=~clk;

initial
begin
// code that executes only once
// insert code here --> begin
#(s_clk/5)rs=1'b1;


       #(s_clk*2)rs=1'b0;

       #(s_clk*2)rs=1'b1;
// --> end
$display("Running testbench");
end
always
// optional sensitivity list
// @(event1 or event2 or .... eventn)
begin
// code executes for every event on sensitivity list
// insert code here --> begin

@eachvec;
// --> end
end
endmodule