文春(C/C++)

module sync_FIFO(clk,rs_n,full,empty,count,r_en,w_en,in_s,ou_s); input clk;//时钟信号 input w_en;//写使能，高电平有效 input r_en;//读使能，高电平有效 input rs_n;//复位信号，低电平复位 input [7:0]in_s;//输入数据信号 output reg full;//满信号，高电平有效 output reg empty;/...