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RSS订阅原创 Verilog 同步FIFO设计
module sync_FIFO(clk,rs_n,full,empty,count,r_en,w_en,in_s,ou_s); input clk;//时钟信号 input w_en;//写使能，高电平有效 input r_en;//读使能，高电平有效 input rs_n;//复位信号，低电平复位 input [7:0]in_s;//输入数据信号 output reg full;//满信号，高电平有效 output reg empty;/...
2021-09-02 23:33:02
227
原创 Verilog左移位
/////////////////////////////////////// /////////Verilog左移位、、、、、、、、、、、 ////////////////////////////////////// module shift_left(clk,rs,in,out); input clk;//时钟信号输入端口 input rs;//高电平复位信号端口 input [7:0]in;//数据输入信号端口 output reg[7:0]out;//数据输出信号端口...
2021-07-18 20:54:40
5040
1
原创 Verilog右移位
module Shift_right(clk,rs,in,out); input clk;//时钟信号输入端口 input rs;//高电平复位信号端口 input [7:0]in;//数据输入信号端口 output reg[7:0]out;//数据输出信号端口 always@(posedge clk)begin if(rs)begin//如果复位信号为高电平 out<=8'b0; end ...
2021-07-18 20:54:18
1622
原创 Verilog 移位、串行、并口
//module shift(clk,out,in,res,en,x_out); // input clk;//时钟信号端口 // input res;//高电平复位信号端口 // input en; // input [7:0]in;//8个比特位输入信号端口 // output reg[7:0]out;//8个比特位输出信号端口 // output wire[7:0]x_out;//循环移位输出信号端口 // //// assign out = in; ...
2021-07-17 21:41:46
1008
原创 Verilog ModelSim数据仿真需注意
`timescale 1 ps/ 1 ps module a_vlg_tst(); // constants // general purpose registers reg eachvec; // test vector input registers reg clk=0; //reg [15:0] ind; // wires reg ind; ...
2021-07-15 23:17:59
348
空空如也
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