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RSS订阅原创 Verilog实现线性反馈移位寄存器（LFSR）-带tap标志位
线性反馈移位寄存器（LFSR）文章目录线性反馈移位寄存器（LFSR）1. 题目介绍2. 代码解析1. 题目介绍线性反馈移位寄存器(LFSR)是通常带有几个XOR门来产生下一状态的移位寄存器。Galois LFSR是一个特殊的移位寄存器。其中带有"tap"位的位置与输出位XOR 产生下一个值没有"tap"位标志的正常移位。如果"tap"位置经过仔细选择后，LFSR将设置为最大长度。再重复之前LFSR的最大长度为2^n-1下图所示LFSR为在位置5和位置3包含"tap"位的5-bit最大长度LFS
2021-05-13 22:20:55
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原创 Verilog实现算术移位和逻辑移位
序列发生器和序列检测器提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录序列发生器和序列检测器1. 序列信号发生器2.读入数据总结1. 序列信号发生器代码如下（示例）：2.读入数据代码如下（示例）：data = pd.read_csv( 'https://labfile.oss.aliyuncs.com/courses/1283/adult.data.csv')print(data.head())该处使用的url网络请求的数据。总结提示：这里
2021-04-30 15:56:34
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原创 芯片行业相关公司及就业岗位汇总
芯片行业相关公司及就业岗位汇总文章目录芯片行业相关公司及就业岗位汇总1. Foundry-晶圆厂2. Fabless-无晶圆厂3. 新兴芯片或FPGA设计公司4. 就业岗位5. 数字芯片设计流程图1. Foundry-晶圆厂专门从事半导体晶圆制造生产，接受其他无晶圆厂设计公司的委托，制造芯片，是整个微电子行业的基础。公司代表：TSMC，Global Foundry，UMC，SMIC2. Fabless-无晶圆厂没有制造业务，只专注于设计，未拥有芯片制造业务的IC设计公司。3. 新兴芯
2021-04-20 21:18:48
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原创 12小时制时钟设计Verilog代码-带am/pm转换
12小时制时钟设计Verilog代码-带am/pm转换文章目录12小时制时钟设计Verilog代码-带am/pm转换题目要求常规方法-if-else简便方法-例化子模块题目要求用计数器设计一个带am/pm的12小时时钟。该计数器通过一个clk进行计时，用ena使能信号来驱动时钟的递增；reset信号将时钟复位为12：00 am，信号pm为0代表am，为1代表pm；hh、mm和ss由两个BCD计数器构成，hours(01-12)， minutes(00-59)，second(00~59)；R
2021-04-19 22:29:08
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原创 4位BCD计数器Verillog简便代码-无需例化子模块
4位BCD计数器Verillog简便代码-无需例化子模块文章目录4位BCD计数器Verillog简便代码-无需例化子模块题目要求Verilog代码 - 不例化子模块Verilog代码 - 例化子模块题目要求设计一个4位BCD（二进制编码十进制）计数器。每个十进制数字使用4-bit来表示：q[3:0]是个位，q[7:4]是十位等。对于ena[3:1]，该信号用来表示个位、十位和百位的进位。时序图如下图所示：Verilog代码 - 不例化子模块代码如下（示例）：module top_module
2021-04-19 18:29:32
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原创 商汤科技FPGA优化验证岗笔试（一）解析
商汤科技FPGA优化验证岗笔试（一）解析选择题.面积优化：资源共享、寄存器配平、串行化速度优化：流水线设计、寄存器配平、关键路径法、乒乓操作法、树形结构法.DDR3-1066 理论带宽 = 1066 * 32 / 8 = 4264FPGA内存带宽 = 800 * 32 / 8 = 3200应用端带宽 = 200 * 128 / 8 = 3200取瓶颈3200个人理解：如果不考虑应用端的限制，DDR3-1066，数据位宽
2021-04-13 22:33:56
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转载 Verilog实现偶数、奇数、半整数、分数（小数）分频代码及仿真
Verilog实现偶数、奇数、半整数、分数（小数）分频代码及仿真目录Verilog实现偶数、奇数、半整数、分数（小数）分频代码及仿真前言1.偶数分频2.奇数分频3.半整数分频4.分数（小数）分频5.总结前言通常我们说对原时钟进行N分频，即分频后的时钟的一个周期是原时钟周期的N倍。N可以为偶数、奇数、半整数、分数（小数）。1.偶数分频Verilog：N为偶数，使用一个计数器循环0-(N-1)进行计数，在N/2-1与N-1分别将输出取反，即完成了N分频。若果采用D触发器画出分频器，单个D触发器的反向
2021-04-13 22:10:35
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原创 寒武纪FPFA岗笔试题（一）解析
寒武纪FPFA岗笔试题（一）解析选择题2.3.4.问答题请编写verilog代码来表示同步复位和异步复位的一位DFF。module DFF1( output reg q, input d, input clk,rst );always @(posedge clk) //synchronization begin if(!rst) q<=
2021-04-12 21:45:24
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原创 边沿捕获寄存器-Verilog
边沿捕获寄存器-Verilog对于32bit中的每一个变量，我们需要捕获输入信号的上升沿。其中捕获的意思就是说在寄存器复位之前，输出一直保持为 ‘1’ 。每一个输出bit类似SR触发器：输出信号从1变0发生时会保持一个周期。输出会在时钟上升沿和reset信号为高时复位。如果上述事件在同一时间发生，reset有更高的优先级。在下图所示的最后4个周期内，reset信号比set信号早一个周期，所以没有冲突发生。解答与解析本题就是需要我们在检测到输入信号的上升沿后，输出信号在复位之前保持为’1’。解法
2021-04-12 15:13:41
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原创 对角线卡诺图的化简
对角线卡诺图的化简module top_module(input a,input b,input c,input d,output out );assign out=a^b^c^d;endmodule
2021-04-08 16:27:17
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原创 Verilog向量片选+变量隐式声明的危害
Verilog向量片选+变量隐式声明的危害变量的隐式声明是 Verilog 中 BUG 的一大来源。信号变量有两种声明方式：1. 一是使用 wire 或者 assign 语句进行显示声明和定义；2. 二是综合器的隐式声明和定义；当你将一个未定义声明的信号连接到模块的输入输出端口时，综合器会热心地帮助你声明这个信号；但综合器没有厉害到能通过上下文察言观色，“热心而正确”地帮你声明信号；它只会将其声明为 1 bit wire 型信号！当你本来需要使用一个超过 1 bit 的向量，但又忘记声明时，
2021-03-23 11:09:37
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原创 Xilinx FPGA 笔面试问答题详解 - 第一章 FPGA基础及电路设计
第一章 FPGA基础及电路设计1. 描述FPGA是怎样的器件，其功能和应用是什么？FPGA （Field-Programmable Gate Array），即现场可编程门阵列，是在PAL、GAL、CPLD 等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数量有限的缺点。应用广泛，现代测量仪器中（示波器，逻辑分析仪，频谱分析仪）采用FPGA将高速AD采集的数据进行处理和储存；信号发生设备也使用FP
2021-03-22 15:57:26
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转载 xilinx7 FPGA 配置模式详解
FPGA上电后，其工作的逻辑代码需要从外部写入FPGA，FPGA掉电后其逻辑代码就丢失，因此FPGA可以被无限次的配置不同的逻辑代码，但FPGA需要配备外部的非易失存储器来存储其逻辑代码或者通过单片机、DSP或者其它控制器来实现FPGA上电后的逻辑代码载入。xilinx7系列FPGA设计有专门的逻辑代码配置管脚，通过不同的管脚接法，其逻辑代码配置模式可以分为以下7种：1，主串配置模式2，从串配置模式3，主并配置模式4，从并配置模式5，JTAG配置模式6，主SPI配置模式7，主BPI配置模.
2021-03-22 14:33:06
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原创 FPGA 开发板的 I/O BANK 电路 - xc7a35tftg256-1
FPGA 开发板的 I/O BANK 电路 - xc7a35tftg256-1简介xc7a35tftg256-1分为BANK 14 、BANK 15 、BANK 35 和BANK 34 四个BANK可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求。FPGA内的I/O按组分类，每组都能够独立地支持不同的I/O标准。通过软件的灵活配置，可适配不同的电气标准与I/O物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。为了便于管理和适
2021-03-22 10:33:46
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Python控制安捷伦信号源频谱仪自动扫频测试程序
2022-03-26
空空如也
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