Verilog左移位

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/////////Verilog左移位、、、、、、、、、、、
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module shift_left(clk,rs,in,out);
    input clk;//时钟信号输入端口
    input rs;//高电平复位信号端口
    input [7:0]in;//数据输入信号端口
    output reg[7:0]out;//数据输出信号端口
    
    always@(posedge clk)begin
        if(rs)begin//如果复位信号为高电平
            out<=8'b0;
        end
        //否侧左移
        else begin
            out<={in[6:0],in[7]};//把高位拿走
        end
    end
endmodule

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/////////Verilog左移位仿真验证
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