时序约束
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clever yi
虚怀若谷，止于至善。。。
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时序约束之时序设计规则约束
在设计中，由于时序路径中的逻辑单元本身存在驱动能力有限的问题，所以在满足时序要求的同时也要保证逻辑单元工作的稳定性，即逻辑单元驱动的负载不应该超过它所能控制的驱动范围。如下图所示。可以通过设置时序设计规则约束来指导时序分析工具正确地评估单元是否能够在稳定的合理工作状态下工作。时序设计规则约束包含如下三个方面。1.最大转换时间所有的单元驱动能力是有限的，故其驱动的最大转...原创 2020-02-20 11:50:29 · 2942 阅读 · 0 评论 -
屏蔽时序弧
每个单元内部从输入端口到输出端口都定义有时序弧，默认情况下所有的时序弧都应该有效并用于时序分析。但是在设计中由于具体逻辑设计的原因，某些单元内部的时序弧由于没有对应功能逻辑的触发条件而应该是无效的，对于这样的特殊情况可以通过屏蔽时序弧的约束命令来实现，以指导时序分析工具进行正确的时序分析。比如，选择器单元存在选择输入端到输出端的时序弧，但是设计中不存在通...原创 2020-02-19 15:36:56 · 1282 阅读 · 1 评论 -
时序约束之恒定状态约束
根据实际的设计需求，在某种工作模式下有些信号实际上为恒定的值，比如自测试逻辑中的TEST引脚在测试模式下应该设置为1，在常规工作模式下就应该一直保持为0，如下图所示。如果没有正确的恒定状态约束，测试逻辑的时序延时是很难满足常规工作模式下的时序要求的，因此需要通过做相应的恒定状态约束来指导时序分析工具进行正确的时序分析。使用SD...原创 2020-02-18 14:57:27 · 892 阅读 · 0 评论 -
时序约束之时序例外
静态时序分析工具默认分析规则是在单周期下对所有时序路径进行分析，但是实际设计中并不是所有的路径都需要分析，而且也不是所有时序路径的延时都规定在一个时钟周期以内。所以通过定义时序例外来对特殊的时序路径进行特殊的声明，指导时序分析工具对特殊的时序路径做出正确分析，这样的特殊声明叫做时序例外。时序例外主要用于如下几种情况。1.多周期路径设置...原创 2020-02-17 14:08:47 · 2376 阅读 · 0 评论 -
时序约束之I/O环境建模约束
上一节介绍的I/O延时约束只能对I/O的输入、输出延时信息进行约束，但是对于输入、输出外部的实际负载情况并没有做精确的设置，如下图所示。如果缺少比较真实的外部输入、输出信息，时序分析工具对与外界逻辑有连接关系的内部逻辑的输入，输出延时的计算结果就会和实际情况之间有比较大的误差。可以通过设置I/O环境建模约束来设置与实际情况相符合的外部输入驱动力信息和输出负载信...原创 2020-02-16 13:19:30 · 532 阅读 · 0 评论 -
时序约束之I/O延时约束
在静态时序分析中介绍了4种时序路径，其中有3种是与外部I/O有关，即触发器到输出端，输入端到触发器和输入端到输出端，所以在时序分析中需要对外部IO的延时进行时序约束，如下图所示。1.设置输入延时输入延时定义为在一个有效时钟周期内，外部逻辑的输出数据到达设计输入端口所占用的延时，如下图所示。 ...原创 2020-02-15 14:01:34 · 1913 阅读 · 0 评论 -
时序约束之时钟约束04
最小时钟脉宽时钟信号的脉宽如果太小会引起如下两个方面的问题：1.时序单元无法正常工作由于时序单元本身由建立时间和保持时间的约束，需要时钟信号脉宽必须保持一段时间的稳定，如下图所示。 从上图中可以看出，时钟信号高低电平的最小脉宽至少分别要大于等于满足建立时间与保持时间所需要的时间，否则时序单元无法正...原创 2020-02-14 13:05:03 · 1514 阅读 · 0 评论 -
时序约束之时钟约束03
虚拟时钟虚拟时钟，指的是在设计中不存在的时钟，因此设计中定义虚拟时钟满足以下3个特点： 1.设计中的某个时钟是一个现实存在的，但是其时钟源不是来自设计中任何的引脚和端口，即设计中的时序单元都不是由该时钟触发，然而设计中部分时序路径的输入输出端口又与该时钟相关。如下图所示，由于时钟1并不直接在设计里起作用，时钟1即为虚拟时钟。...原创 2020-02-14 12:01:54 · 1308 阅读 · 0 评论 -
时序约束之时钟约束02
生成时钟 在设计中有这样一类时钟，它是基于一个主时钟并通过相关逻辑转换后，在相位、频率、占空比等方面和主时钟有一定变化的分支时钟。我们可以把这类时钟定义为生成时钟，因此，生成时钟的时钟源来自主时钟，其相位参考主时钟，如下图所示。使用SDC命令create_generated_clock来定义生成时钟，示例命令如下：crea...原创 2020-02-13 15:19:19 · 1126 阅读 · 0 评论 -
时序约束之时钟约束01
在同步电路设计中，各功能逻辑单元之间的数据传输由一个同步信号控制，这个执行统一指挥的信号就是时钟信号，因此需要在设计之初创建时钟，基于该时钟频率进行优化设计，使设计性能达到时序收敛的目的。创建时钟时钟信号为一个周期性信号，定义时钟需要包括以下主要信息：（1）时钟源点时钟源点可以根据情况定义为设计中一个端...原创 2020-02-12 19:26:07 · 5460 阅读 · 1 评论