时序约束之时序例外

最新推荐文章于 2024-09-03 18:10:10 发布
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时序例外在数字集成电路设计中用于处理特殊时序路径，如多周期路径设置、伪路径设置和最大最小延时设置。多周期路径用于允许信号延迟几个周期；伪路径则排除不需要分析的路径；最大最小延时设置针对特定路径定制时序约束。通过SDC命令，设计师可以精确控制静态时序分析工具的行为，确保设计符合时序要求。

       静态时序分析工具默认分析规则是在单周期下对所有时序路径进行分析，但是实际设计中并不是所有的路径都需要分析，而且也不是所有时序路径的延时都规定在一个时钟周期以内。所以通过定义时序例外来对特殊的时序路径进行特殊的声明，指导时序分析工具对特殊的时序路径做出正确分析，这样的特殊声明叫做时序例外。

        时序例外主要用于如下几种情况。

        1.多周期路径设置

        设计中存在时序路径延时比较长，并且设计允许信号在这类时序路径下的延时等于几个周期的时间，如下图所示。   

        由于发射时序单元和捕获时序单元中的逻辑电路延时有多个时钟，故需要设置几个时钟的建立时间，定义的命令如下。

        set_multicycle_path  5  -setup  -from  [get_pins  DFF1/Q]  -to  [get_pins DFF2/D]

         set_multicycle_path  5  -hold  -from  [get_pins &nb

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（28）时序例外
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（28）时序例外 1 文章目录 1）文章目录 2）时序约束引言 3）FPGA时序约束课程介绍 4）时序例外 5）技术交流 6）参考资料 2 时序约束引言 1）什么是静态时序分析？ 通俗来说：在输入信号到输出信号中，因为经过的传输路径、寄存器、门电路等器件的时间，这个时间就是时序。开发工具不知道我们路径上的要求，我们通过时序约束来告诉开发工具，根据要求，重新规划，从而实现我们的时序要求，达到时序的收敛。 2）什么是时序收敛？ 一个好的FPGA设计一定是包含两个层面：良好的代码风格和合理
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时序例外约束(falsePath/maxminDelay/multiCyc/pathMargin)
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通常情况下，两个同步的reg进行timing_check时，组合逻辑的delay必须在一个时钟周期内到达，才能满足建立时间的要求，但是在某些情况下，从一个寄存器输出到另外一个寄存器的data端需要不止一个cycle的时间，而且这又不影响逻辑的功能。但是当我们通过上述约束设置以后，launch clk的沿推到了T=30ns，因此，两个寄存器之间的组合逻辑delay的要求就放松到了30ns，这样的状态下，Tsu是容易满足的。从图中可以看出，这类约束之间存在优先级的限制，同时约束本身也有优先级的存在。
【数字IC/FPGA】时序约束--时序例外
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多周期路径 之前的时钟周期约束，我们都是按照一个周期来进行时序检查，也就是数据的发起沿和捕获沿差一个周期，如下图所示： 默认情况下,保持时间的检查是以建立时间的检查为前提,即总是在建立时间的前一个时钟周期确定保持时间检查。如上图所示，数据在时刻1的边沿被发起，建立时间的检查是在时刻2进行，而保持时间的检查是在时刻1，因此保持时间的检查是在建立时间检查的前一个时钟沿。   但在实际的工程中，经常会碰到数据被发起后，由于路径过长或者逻辑延迟过长要经过多个时钟周期才能到达捕获寄存器。又或者在数据发起的几个周期后
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aaaaaaaa585的博客
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FPGA时序约束、时序分析[归纳].pdf
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这一节学一学时序例外约束
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06-05 5066
时序例外约束是什么？时序例外约束指的是约束这些路径在综合时不让工具去分析它们。时序例外约束包括：set_max_delay/set_min_delay；set_multicycle_path；set_false_path 等这类约束常见的形式如下图中所示：从图中可以看出，这类约束之间存在优先级的限制，同时约束本身也有优先级的存在。比如：一次执行下面两条约束，尽管第二条执行较晚，但是工具还是会认定第一天约束设定的15为clk1到clk2之间路径的max delay值。再比如：对图示路径一次进行如下四条时序例外
时序例外约束
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在Vivado中，时序例外约束（Timing Exceptions Constraints）是指那些针对特定路径或时钟域，放宽或修改默认时序分析规则的约束。这些约束有助于减少不必要的时序违例，优化设计的时序性能，并降低编译时间。时序例外约束在Vivado设计中扮演着重要角色，它们允许设计者对特定路径或时钟域进行定制化的时序分析规则设置，从而优化设计的时序性能和稳定性。在使用这些约束时，设计者需要根据实际设计需求和时序分析报告进行合理选择和设置。
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XIlinx的官方文档写的比任何一本讲时序约束的书都好，这里自己学习顺便整理翻译后的时序例外约束内容，方便复习。 😃 文章目录1 多周期路径(Multicycle Path)1.1 设置多周期路径和时钟边沿1.1.1 set_multicycle_path 语法1.2 单时钟域下的多周期1.2.1 放松setup关系，同时保持hold关系不变1.2.2 移动 setup 关系1.2.2.1 setup = 5，hold 一起移动1.2.2.2 setup = 5，hold = 41.2.3 多周期路径和时
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### Vivado 中时序例外约束的使用方法 在 FPGA 设计过程中，Vivado 提供了多种方式来定义和处理时序例外约束（Timing Exceptions），这些约束用于指定设计中不需要遵循常规时序规则的部分。通过合理配置时序例外约束，可以有效解决因特殊逻辑结构引起的时序违例问题。 #### 1. SET_FALSE_PATH 约束 `SET_FALSE_PATH` 是一种常见的时序例外约束，适用于那些不关心时序路径的情况。例如，在异步信号之间或者测试模式下的路径上应用此约束。以下是其基本语法： ```tcl set_false_path -from [get_pins {source_pin_name}] -to [get_pins {destination_pin_name}] ``` 上述命令表示从 `source_pin_name` 到 `destination_pin_name` 的路径被标记为虚假路径[^1]，即 Vivado 不会对该路径执行任何时序检查。 #### 2. SET_MULTICYCLE_PATH 约束 当某些路径上的数据传输需要跨越多个时钟周期才能完成时，可采用多周期路径约束 (`SET_MULTICYCLE_PATH`) 来调整时序分析的行为。例如，对于寄存器间存在组合延迟较大的情况，可以通过增加额外的时钟周期缓解压力。具体用法如下所示： ```tcl set_multicycle_path -setup 2 -hold 1 -from [get_cells source_reg] -to [get_cells destination_reg] ``` 这里 `-setup 2` 表明设立定时检查放宽至两个时钟周期；而 `-hold 1` 维持保持时间在一个时钟周期内不变[^2]。 #### 3. MAXDELAY 和 MINDelay 约束 除了全局性的时序例外外，还可以针对特定网表施加最小/最大延时限制(`MAXDELAY`, `MINDelay`) ，这对于控制关键路径非常有用。下面展示了一个例子： ```tcl create_clock -name clk_100MHz -period 10 [get_ports CLK_IN] set_max_delay -datapath_only 5 -from [get_pins src_reg/Q] -to [get_pins dst_reg/D] ``` 这段脚本设置了源寄存器到目标寄存器之间的最长允许传播时间为 5ns[^3]。 #### 工具支持与时序报告解读 为了确保所设约束生效并达到预期效果，建议充分利用 Vivado 内置的静态时序分析功能(STA)，仔细审查生成的时间报表(Timing Reports) 。这不仅有助于确认各项参数是否符合规格书规定，还能及时发现潜在瓶颈所在位置以及可能存在的冲突矛盾之处。 --- ###
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