时序约束之I/O延时约束

最新推荐文章于 2024-05-06 17:09:28 发布
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本文介绍了在静态时序分析中如何对外部I/O的延时进行约束，包括设置输入延时和输出延时。通过SDC命令set_input_delay和set_output_delay，定义了输入和输出端口的最小和最大延时，确保时序路径的正确性。

        在静态时序分析中介绍了4种时序路径，其中有3种是与外部I/O有关，即触发器到输出端，输入端到触发器和输入端到输出端，所以在时序分析中需要对外部IO的延时进行时序约束，如下图所示。

        

        1.设置输入延时

        输入延时定义为在一个有效时钟周期内，外部逻辑的输出数据到达设计输入端口所占用的延时，如下图所示。   

        使用SDC命令set_input_delay来定义IO输入延时，命令如下。

        set_input_delay  -min  2.0  -clock  CLK  [get_ports  IN]

        set_input_delay  -max  2.0  -clock  CLK  [get_ports  IN]

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