12、纳米计算的概率设计与可靠性应对策略

纳米计算的概率设计与可靠性应对策略

1. 纳米计算的背景与挑战

随着传统硅基技术迅速逼近其实际极限，纳米级电子学、器件和系统架构的研究成为了核心课题。过去几十年，微电子行业遵循“摩尔定律”蓬勃发展，芯片上的晶体管数量每两年左右翻一番。然而，硅基器件如今面临诸多限制，如短沟道效应、光刻技术瓶颈和高场效应等。当器件尺寸缩小到 40nm 以下时，短沟道效应会导致源极和漏极之间，或栅极与源极/漏极之间的直接隧穿。

在探索纳米电子系统的过程中，预计将面临高缺陷率的问题，这促使人们寻求新的架构范式。目前的架构存在一些局限性，可分为以下三类：
- 冗余架构 ：如 Nanofabrics，旨在绕过制造缺陷，但缺陷密度过高会导致测试和冗余设备浪费大量空间和功率。
- 量子细胞阵列架构 ：目前需要在低温下运行以克服热噪声，短期内难以实现室温操作，且在涉及全局约束的计算中通信成本较高。
- 神经网络风格架构 ：需要训练，难以根据工程原理分析或优化性能，其行为在新的计算示例中的泛化能力也不明确。

2. 预期的架构特征

纳米电路的制造目前仅局限于少数用于演示简单逻辑或存储操作的设备，缺乏大规模设备网络特性的实际数据。但可以预见，在开发使用这些设备的计算架构时，将面临以下两个特征：
- 高动态故障率 ：预计相当一部分设备及其互连会出现故障，这些故障不仅在制造过程中会发生，制造后也会持续出现，因此单一的测试和修复策略不再适用。
- 接近热极限的操作