12、纳米计算的概率设计与可靠性应对

纳米计算的概率设计与可靠性应对

1 纳米计算背景与挑战

随着当前基于硅的技术迅速接近其实际极限，纳米级电子学、器件和系统架构的研究成为核心研究重点。过去几十年，微电子学蓬勃发展，半导体行业遵循“摩尔定律”，每几年单芯片上的晶体管数量就会翻倍。然而，基于硅的器件正快速逼近其实际极限，如短沟道效应、光刻、高场效应等问题，使得摩尔定律难以为继。因此，人们正在探索多种替代硅基器件的方案来开发新的纳米电子系统。

在这个过程中，纳米计算面临着诸多挑战。一方面，纳米级架构中的器件和互连预计会有很高的固有缺陷率；另一方面，过去使用全局互连和假设无错误计算的方法可能不再可行，纳米计算可能会以通信为主导，处理过程依赖于容易出错的冗余和自适应连接路径。

1.1 现有架构的局限性

现有的一些架构存在明显的局限性，主要可分为以下三类：
- 冗余架构 ：如Nanofabrics等，通过编程绕过制造缺陷。但由于缺陷密度过高，这种策略会浪费大量的空间和功率用于测试和冗余设备。
- 量子细胞阵列架构 ：目前必须在低温下运行以克服热噪声，短期内难以实现室温操作，这限制了它们在主流计算领域的应用。此外，细胞阵列在涉及全局约束的计算中通信成本较高。
- 神经网络风格架构 ：需要进行训练，并且难以根据工程原理分析或优化其性能，其行为在新的计算示例中的泛化能力也不明确。

1.2 预期的架构特征

虽然目前纳米电路的制造仅限于展示简单逻辑或存储操作的少数器件，缺乏大规模网络的实际数据，但可以推测出使用这些器件的计算架构