从PCIe到HDMI：拆解Serdes在5大接口中的设计差异（附信号完整性优化技巧）

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原创最新推荐文章于 2026-09-25 16:13:20 发布 191 阅读 AI 写同款· GEO 优化 ›

从PCIe到HDMI：拆解FPGA里SerDes的‘万能’用法，以及它和LVDS到底啥关系？本文深入探讨了SerDes技术在FPGA设计中的核心作用及其与LVDS的关系。通过分析SerDes从并行到串行的革命性转变，揭示了其在PCIe、HDMI等多协议支持中的'万能'应用，并详细比较了SerDes与LVDS的技术差异与协同工作方式。文章还提供了FPGA中SerDes配置与优化的实战技巧，帮助工程师解决高速数据传输挑战。阅读详情

从PCIe到HDMI：拆解Serdes在5大接口中的设计差异（附信号完整性优化技巧）

作为一名在高速电路设计领域摸爬滚打了十多年的工程师，我常常被问到这样一个问题：“为什么同样是高速串行接口，PCIe、HDMI、SATA这些协议的设计和调试感觉完全不是一个路数？” 这背后，其实都绕不开一个核心的物理层技术——Serdes。它就像一位技艺高超的翻译官，负责在芯片内部并行世界与板级、线缆串行世界之间进行高速、准确的转换。但这位“翻译官”在不同的应用场景下，其工作方式、面临的挑战和所需的“装备”却大相径庭。今天，我们就来一次深度拆解，抛开教科书式的定义，直接从PCIe、SATA、HDMI、DisplayPort以及以太网这五大典型接口入手，看看Serdes技术是如何被“定制化”的，并分享一些在实验室里真刀真枪调试出来的信号完整性实战技巧。

1. 五大接口的Serdes设计哲学：协议需求如何塑造物理层

不同的高速接口协议，诞生于不同的时代，服务于不同的应用目标。这直接决定了其底层Serdes的设计哲学和技术路径的差异。理解这一点，是进行针对性设计和调试的前提。

1.1 PCIe：为灵活扩展与高可靠性而生的分层架构

PCIe的设计核心是成为一个通用、可扩展的芯片间互连标准。它的Serdes设计紧密围绕这一目标，呈现出鲜明的分层和模块化特征。

分层结构清晰：PCIe严格遵循其协议栈，物理层（PHY）的Serdes部分被明确划分。发送端（Tx）的并行数据经过物理编码子层（PCS）进行扰码和编码（如128b/130b），然后在物理媒介附加层（PMA）进行并串转换，最后通过物理介质相关层（PMD）的驱动器发送出去。接收端（Rx）则反向操作，并包含复杂的时钟数据恢复（CDR）和均衡电路。
链路训练与状态机（LTSSM）：这是PCIe Serdes最独特的设计之一。链路在启动和运行中会动态进行训练，协商速率、调整发送端的预加重（Pre-emphasis）和接收端的均衡器（如CTLE、DFE）参数。这个过程是全自动的，旨在应对不同的主板布线、连接器带来的信道损耗差异。

提示：调试PCIe链路时，首要任务是确保LTSSM能够顺利完成训练。如果卡在某个状态（如Polling或Configuration），问题往往出在基础时钟质量、参考时钟或电源完整性上，而非单纯的信号幅度问题。

一个简化的PCIe Gen3发射端均衡设置可能通过配置寄存器完成，其参数通常包括预加重和去加重（De-emphasis）的档位。不同芯片厂商的配置方式不同，但原理相通。

均衡模式	主要作用	适用场景
预加重 (Pre-emphasis)	增强数据跳变边沿的能量，补偿信道对高频分量的衰减。	中长距离背板传输，信道高频损耗明显。
去加重 (De-emphasis)	降低连续相同比特位（如长0或长1串）后的第一个跳变比特的幅度，减少码间干扰（ISI）。	PCIe协议常用，对于NRZ编码尤其有效。
均衡器 (EQ: CTLE+DFE)	接收端使用，CTLE提升高频增益，DFE消除后标ISI。	必须与发射端均衡配合，用于高速率（如>=8Gbps）或恶劣信道。

1.2 HDMI/DisplayPort：为超高带宽视频流优化的单向流水线

视频接口的Serdes设计哲学截然不同。它的目标是稳定、实时地传输海量的像素数据流，对延迟和抖动极其敏感，但通常不需要复杂的双向协商协议。

TMDS与微封包架构：HDMI使用的TMDS（最小化传输差分信号）是一种特殊的Serdes编码方式。它将8位像素数据编码为10位，这个过程实现了DC平衡并减少了电磁干扰。三个TMDS通道分别传输B/G/R像素数据，第四个通道传输时钟。Serdes在这里更像一个高速、稳定的“管道”，强调固定的时序关系。
固定速率与预定义均衡：与PCIe的动态训练不同，HDMI 2.1之前的版本速率相对固定，均衡设置也多在发送端通过预加重实现，且档位可选但非自适应。DisplayPort则引入了更先进的信令（如128b/132b编码）和可选的链路训练（Link Training），但整体上仍比PCIe的LTSSM简单直接。
时钟嵌入与恢复的挑战：视频接口的时钟是从数据流中恢复出来的，恢复出的时钟质量直接决定了像素时钟的抖动，进而影响图像稳定性。因此，其CDR电路的设计对低抖动有极高要求。

// 一个非常简化的TMDS编码器核心逻辑示意（非完整代码）
// 输入8位像素数据，输出10位编码后数据
module tmds_encoder (
    input wire [7:0] data_in,
    input wire ctrl, // 控制周期标识
    output reg [9:0] data_out
);
    // 计算输入数据中‘1’的个数
    integer ones_count;
    always @(*) begin
        ones_count = 0;
        for (int i=0; i<8; i=i+1) ones_count = ones_count + data_in[i];
    end

    // 编码决策逻辑（简化版）
    always @(*) begin
        if (ctrl) begin
            // 控制周期编码
            data_out = {2'b11, ctrl, 7'h7C}; // 示例
        end else begin
            // 数据周期编码，进行8B/10B转换并保证DC平衡
            // 此处省略具体的XOR/XNOR编码和反转逻辑
            if ((ones_count > 4) || ((ones_count == 4) && !data_in[0])) begin
                // 使用XNOR路径，并决定是否反转
                data_out[9] = 1'b0;
                // ... 计算q_m[8:0]
            end else begin
                // 使用XOR路径
                data_out[9] = 1'b1;
                // ... 计算q_m[8:0]
            end
        end
    end
endmodule

1.3 SATA：在存储可靠性约束下的平衡之道

SATA接口的Serdes设计介于两者之间。它需要较高的速率（满足硬盘读写），又必须保证数据存储的绝对可靠，同时成本敏感。

8B/10B编码的坚持：SATA长期使用8B/10B编码。这种编码保证了足够的信号跳变密度，便于时钟恢复，同时通过特殊的控制字符（K码）来界定数据帧的起始和结束，实现了强大的对齐和错误检测能力。这对于不能有任何帧丢失或错位的存储应用至关重要。
OOB（带外）信令：SATA在物理层有一个巧妙的设计，即通过特定的低频信号模式（OOB）来进行链路初始化和电源管理。Serdes的模拟前端需要能检测和产生这些与正常高速数据截然不同的信号，这增加了Rx/Tx电路的复杂度。
均衡相对简化：相比PCIe，SATA的均衡策略通常更简单固定，更多依赖发送端的预加重/去加重和接收端的固定CTLE来应对典型的硬盘线缆信道。

1.4 以太网（以10G/25G BASE-KR为例）：背板传输的均衡艺术

用于数据中心服务器背板互连的以太网Serdes（如10GBASE-KR、25GBASE-KR）是另一类典型。它们面对的是损耗极大、反射严重的背板信道。

自适应均衡是核心：这类Serdes的核心竞争力在于其强大的自适应均衡能力。接收端通常采用多抽头的判决反馈均衡器（DFE）与前馈均衡器（FFE）或CTLE的组合，能够动态抵消严重的码间干扰。
复杂的链路训练：类似于PCIe，它们也有一套链路训练协议，通过发送特定的训练序列（PRBS），让接收端分析信道响应，并反向通知发送端调整均衡器参数（抽头系数），以达到最优的信道补偿效果。这个过程对算法的收敛速度和稳定性要求极高。

2. 信号完整性实战：从眼图到调参的闭环

理论差异最终要落到实验室的示波器屏幕上。无论哪种接口，信号完整性调试的本质是在发送端、信道、接收端这个链路上找到最优的均衡配置，从而在接收器输入端得到一个张开度足够的眼图。

2.1 眼图测试：不仅仅是“睁大眼睛”

眼图是评估信号质量最直观的工具。但看眼图不能只看垂直和水平张开度。

搭建测试环境：使用高质量探头（或夹具），确保测试点尽可能靠近接收芯片的引脚。对于PCIe等协议，可能需要进入环回（Loopback）模式或使用协议分析仪触发特定流量。
关键参数解读：
- 眼高/眼宽：基础指标，受噪声和抖动影响。
- 抖动分解：使用示波器的抖动分析软件，将总抖动（TJ）分解为随机抖动（RJ）和确定性抖动（DJ）。RJ通常与芯片和电源噪声有关，难以消除；DJ（如ISI、占空比失真）则可以通过均衡优化。
- 浴盆曲线：它直观展示了在给定误码率（如1E-12）下，采样点随时间偏移的余量。调试的目标就是让浴盆曲线的“盆底”尽可能宽且平。

注意：眼图测试通常是在最坏情况压力码型（如长0/1交替的PRBS码型）下进行。实际业务数据流可能看起来更好，但必须通过压力测试才能保证稳定性。

2.2 发送端均衡调优：预加重与去加重的博弈

发送端均衡是补偿信道损耗的第一道防线。其本质是对信号的高频分量进行选择性增强。

预加重：增强跳变边沿。设置过强会导致过冲、振铃，加剧EMI；过弱则无法补偿损耗，眼图闭合。
去加重：降低非跳变位的幅度。可以理解为负的预加重，对于NRZ信号减少ISI效果显著。

调试步骤建议：

初始设置一个中等预加重值（如PCIe Gen3的3.5dB预加重）。
观察眼图，如果上升/下降沿圆滑，眼图“眼皮”厚，则增加预加重。
如果出现过冲或振铃，则减少预加重，或尝试启用/调整去加重。
黄金法则：在保证眼图张开的前提下，使用最小的均衡强度。过度的均衡会放大噪声，并可能给接收端均衡带来负担。

2.3 接收端均衡调优：CTLE与DFE的配合

当发送端均衡无法完全解决问题时（尤其在高速背板场景），接收端均衡就必须上场。

CTLE：连续时间线性均衡器。它本质上是一个可调的高通滤波器，提升被信道衰减的高频分量。调试时，通过调整其增益和零点频率，使频率响应曲线与信道损耗曲线大致互补。

# 在某些FPGA的Serdes IP核配置工具中，CTLE设置可能通过GUI或Tcl命令进行
# 例如，在Xilinx GT Wizard中设置RX CTLE
set_property RX_CTLE_GAIN_MODE [get_cells <your_gt_instance>] HIGH
set_property RX_CTLE_GAIN [get_cells <your_gt_instance>] 6
set_property RX_CTLE_CUTOFF_FREQ [get_cells <your_gt_instance>] HIGH

DFE：判决反馈均衡器。它是一种非线性均衡器，利用之前判决出的数据位来抵消当前比特受到的“拖尾”干扰（后标ISI）。DFE的抽头系数通常在链路训练中自适应计算。

CTLE与DFE的协作流程：CTLE先进行粗略的线性补偿，将信号“掰正”，但可能会放大高频噪声；DFE随后进行精准的非线性抵消，进一步消除残留ISI。调试时通常先优化CTLE，找到一个使信号摆幅最大、波形最清晰的点，然后再让DFE自适应工作。

3. 超越均衡：系统级协同设计要点

Serdes的性能不是孤立的，它深深依赖于周围的系统环境。很多棘手的信号完整性问题，根源往往不在Serdes本身。

3.1 电源完整性：噪声的源头与屏障

Serdes的模拟电路，特别是PLL和驱动器，对电源噪声极其敏感。纹波和噪声会直接转化为输出信号的抖动。

分层供电与滤波：为Serdes的模拟电源（如AVCC、AVTT）提供独立的电源层，并使用π型滤波器（磁珠+电容）进行隔离。靠近芯片管脚放置多个不同容值的去耦电容（如10uF, 1uF, 0.1uF, 0.01uF），以覆盖从低频到高频的噪声频段。
地平面完整性：确保为高速差分对提供完整、无割裂的参考地平面。任何返回路径上的不连续都会导致模式转换，增加EMI和损耗。

3.2 参考时钟：一切时序的基石

Serdes的发送时钟和CDR的参考时钟质量，直接决定了输出抖动和接收容限。

时钟源选择：选择低抖动的晶振或时钟发生器。关注其相位抖动（Phase Jitter）指标，通常在12kHz到20MHz积分带宽内衡量。
时钟布线：将时钟线作为最重要的信号对待，使用差分传输，严格控制阻抗，远离噪声源，并确保其参考地平面完整。

3.3 PCB设计与材料选择

信道特性在PCB设计阶段就已基本确定。

损耗控制：对于超过10Gbps的设计，必须考虑使用低损耗板材（如M6、M7级别）。更低的介质损耗因子（Df）能显著减少高频衰减。
阻抗与过孔优化：确保差分对的阻抗（如85Ω或100Ω）连续。过孔是阻抗不连续和反射的主要来源，需使用背钻、优化反焊盘尺寸等工艺来减少其影响。
串扰管理：通过足够的线间距、使用地屏蔽过孔、避免长距离平行走线来抑制串扰。

4. 调试案例：一次PCIe Gen3链路训练失败的排查

最后，分享一个我亲身经历的案例。一块新设计的PCIe Gen3扩展卡在主机上无法识别，LTSSM卡在Detect状态。

初步排查：检查电源、复位、参考时钟均正常。使用示波器测量100MHz参考时钟，发现其波形有轻微振铃，但幅度和频率正常。
深入分析：使用带有PCIe协议触发功能的示波器，捕获LTSSM状态切换时的物理层信号。发现主机发送的检测脉冲，从扩展卡反射回来的信号畸变严重。
问题定位：仔细检查PCB，发现PCIe连接器附近的差分对，有一处为了绕开一个安装孔，走了非常小的弧度，导致线宽突变，阻抗严重不连续。同时，该区域的电源去耦电容布局不足。
解决方案：这是一个设计缺陷，无法通过软件调参解决。临时方案是在BIOS中强制将链路降速至Gen2模式，由于速率降低，信道容忍度增加，链路得以训练成功。长期方案是修改PCB，优化该处走线并增加去耦电容。
经验总结：对于高速接口，物理设计的容错率远低于低速设计。一个微小的阻抗不连续或电源瑕疵，在低速下可能无关紧要，在高速下却足以导致整个链路失效。调试时，当软件均衡调整收效甚微时，一定要回头审视最基础的硬件设计。眼图和协议分析仪是指引我们找到这些硬件问题的强大工具。