cy413026的博客

DFT 考虑 IR 不是去算电源，而是“让 ATPG 自带电源意识”低翻转、分区域、错周期、回注 IR 引擎闭环确保测试向量不会把芯片拉到“测试假失败”或“过度老化”。DFT 把 ICG 的 TE 当“错峰旋钮”ATPG 可以按向量需要把大片时钟“分批打开”把同一拍的高翻转拆到多拍从而瞬态电流↓、IR↓再通过 TE=0 补漏保证 coverage最后用 IR 工具 signoff实现“测得全 + 测得稳”。EXTEST 只测 wrapper 外侧内核翻不翻转都“don’t care”

在芯片 DFT 的 hierarchical flow 里，GrayBox 与 TCD 是一对“官方瘦身替身”文件，作用是让顶层在不加载子模块完整网表的前提下，仍能复用子模块已生成好的测试向量（pattern）并保证覆盖率零丢失。在芯片 DFT 语境里，retarget（重定向）就是：把已经在模块级（core/block）生成好的测试向量（pattern）不改激励、不改期望，只改“从哪里灌进去、从哪里采出来”，让它在顶层（SoC）PAD 上照样跑得通。换端口，不换数据。

JTAG/ssn input/output 要在一个 clk 内收时序”不是协议要求，而是ATE 测试模式下的 pad-to-pad 时序签核要求——最短 bypass 路径必须在一个（甚至半个）TCK 周期内完成建立/保持，保证机台能稳定采样。

特性Stream Scan Network (流扫描网络)本质一种测试数据传输架构。它将多个scan链连接成一个或多个 “流”，通过一个或少数几个端口进行高速、并行的数据输入 / 输出。一种测试控制和访问架构(基于 IEEE 1687 标准)。它在芯片内部构建一个分层的 JTAG 网络，用于灵活地控制和访问各种测试资源，包括scan链、BIST 控制器、传感器等。核心思想共享数据通道，并行操作。强调数据传输的带宽和速度。共享控制通道，灵活配置。强调测试资源的可配置性和可访问性。像是一个。

tap全称是test access port，是将jtag接口转为reset、sel、ce、ue、se、si、tck和so这一系列测试组件接口的模块。上面的信号才是Jtag的接口信号，每一个信号都对应一个IOPAD。在设计中常会遇见tdo_en信号,这个信号是控制IOPAD在没有输出时，输出高阻态。它并不是实体的IO信号。也有可能会遇见tdi_en信号，控制IOPAD没有输入时，输入为高阻。单一般不会控制IOPAD的输入。那么TAP就是把这些Jtag接口，主要是通过解析TMS的指令。

JTAG接口的结构和时序分析 - 尚为网什么是JTAG口？今日带你深度了解JTAG口-电子发烧友网

JTGA这个东西IC和嵌入式靓仔们肯定是有用过的，但是对于JTAG内部的东西，以及实现如果不了解的，可以看看这篇文章。之前和coresight有了解过的靓仔，了解了对于ARM内部的调试，知道了对于调试的入口在于那个JTAG Port，但是对于外部的JTGA Port你真的又了解多少，是否真的就是那么简单的一个port？不知道coresight的可以看看【来跟着前辈看看coresight】这篇文章。

1.作为测试结果的对比结果是哪里来的比如一个scan chain上有组合逻辑，寄存器capture的值和launch经过组合逻辑并不一定一样，我如何知道这段组合逻辑的功能呢？整芯片中组合逻辑太多了 我又是如何知道这些电路在test pattern激励下的正确输出呢？2.嵌入式存储器的测试难度相当大，主要问题为：不同于独立的存储器芯片，嵌入式存储器直接相接的 I/O 管脚很少或没有，导致直接可控性和可观性低。没有直接的IO对 那么是不是在我们in-house的IP内...

目录1.AC/DC介绍及区别 2.DC/ACmode(a).DCmode(b).ACmode1.AC/DC介绍及区别 70年代到1995年这段时间里，由于芯片的工作频率很低只有20-100M，scan测试只有DCSCAN，我们就能捕捉到所有std-logic的制造缺陷。但是1995年以后，测试科学家和工程师发现通过DCSCAN测试没有缺陷的芯片在高工作频率下使用会有问题。其根本原因是随着制造工艺向深亚微米迈进，芯片的工作频率也提高到2...

目录1. launch和capture的概念a. launch-off-shiftb. launch-from-capturec .两者的区别1. launch和capture的概念launch和capture一定是对两个寄存器而言的，当前寄存器reg_cur，前一级寄存器reg_bf。对于reg_cur它的launch就是reg_bf的capture，这个概念在scan和sta中都是一样的。以同步电路为例：reg_bf 在@posedge...

以一组信号为开始，可以看到mode有很多种很多层参考链接：DFT设计绪论scan & ATPG0.Soc涉及的测试问题标准单元---基于SCAN的测试 储存器与模拟模块---BIST 即MBIST和analog BIST 硬核软核IP---BIST(即Logic BIST,LBIST)，SCAN 封装与IO---Boundary Scan1.SOC的全面测试--测试顺序看哪部分的失败几率大DC参数测试：高低电平等。 Scan Based Test测试：在不影响原

测试分类半导体测试就是通过测量半导体的输出响应和预期输出并进行比较以确定或评估集成电路功能和性能的过程。根据分类标准不同可以有多种分类有以下几种分类：1.参数测试和功能测试。参数测试：参数测试验证的是电路的参数是否符合要求，采用诸如电流和电压之类的参数进行测量功能测试：功能测试是检测被测试的电路(组合逻辑，时序逻辑，存储器)在指定的输入条件下的输出是否正确。它是基于逻辑电平的故障检测，逻辑电平值通过测量原始输出的电压来确定，因此功能测试实际上是电压测试。(VLSI...

目录0.Soc涉及的测试问题1.SOC的全面测试--测试顺序看哪部分的失败几率大2.DFT要测的内容 或者说缺陷分类(a).Stuck At(b).Transition(c).Path Delay(d).Bridge Test(e).IDDQ3.DFT测试手段1. 边界扫描测试：Boundary Scan Test:2. 内建自测试BIST:3. ...

时序分析基本概念介绍——花一样的“模式”DFT设计之scan chain入门篇What is launch off shift and launch off capture in DFT? (VLSI)Launch-off-shift at-speed test如何用OCC电路实现at-speed测试...

scan的过程解说scan分为stuck-at和at-speed两种测试模式，itemclk说明对应的DC/ACstuck-at测试机提供时钟 时钟慢静态测试DC modeat-speedfunction clk测试芯片中的延迟故障，也就是transitionAC modeDC和AC模式下它们的shift是一样的，在launch和capture过...

DFT相关的mem repair概念通过DFT检测出某些mem单元读写错误(芯片制造出来之后有随机问题，电路错误或者性能达不到)，此时可以通过一些规则和算法用mem中原本富余的逻辑来替换这部分单元...

1.含义及功能OCC ：On Chip ClockOPCG ：On-Product Clock GatingSCM：scan clock mux上面三种是同一东西的不同叫法就是为了at-speed ATPG测试时在function clock和shift clock之间切换的控制逻辑。不同人设计的电路不一样，它就是一个2选一的clock mux，设计时注意处理一下cdc的pat...