cy413026的博客

无论DPLL还是PLL都是由PD，LPF和DCO/VCO组成。PD：鉴相器，是将VCO/DCO输出的频率信号分频后与refclk进行相位比对，输出一个相位差信号LFP：是将相位差信号转换为VCO的压控信号或DCO的延迟信号。VCO：根据不同的输入电压【注意不是电源电压而是输入的控制电压】产生不同的输出频率DCO：根据不同的输入延迟控制信号，控制DCO内部环路的延迟，以输出不同的频率以前一直有三个误解本文主要介绍振荡器，VCO由于涉及模拟器件，比较复杂。

随着处理越来越广泛的应用，数字锁相环DPLL（Digital Phase Lock Loop）在现代设计中也越来越普遍，特别是在数字信号和这类高性能应用中，数字锁相环更是一种必不可少的电路。与传统的锁相环（Phase-Locked Loop）相比，由于数字锁相环较少采用高阻值以及电感等非线性器件，可以采用与高速数字逻辑电路相兼容的制造工艺来设计和制造，也更加容易在数字系统中应用。一个典型的数字锁相环结构如图1所示，Oscillat）是其中最关键和核心的部分。

随着高速串行通信总线的数据速率不断提高，要求设计人员将目光投向其他领域，以获得系统时钟解决方案，而不仅仅是直接数字合成器，这种器件在 3 GHz 以下达到最佳工作状态。基于 PLL 的频率合成器采用整数 N 分频和小数 N 分频拓扑结构，为高频时钟、串行数据通信和雷达应用提供稳定的低噪声信号，其频率可达数十千兆赫兹。

锁相环(PLL)电路存在于各种高频应用中，从简单的时钟净化电路到用于高性能无线电通信链路的本振(LO)，以及矢量网络分析仪(VNA)中的超快开关频率合成器。本文将参考上述各种应用来介绍PLL电路的一些构建模块，以指导器件选择和每种不同应用内部的权衡考虑，这对新手和PLL专家均有帮助。本文参考ADI公司的ADF4xxx和HMCxxx系列PLL和压控振荡器(VCO)，并使用ADIsimPLL（ADI公司内部PLL电路仿真器）来演示不同电路性能参数。

参考：(1)Behzad.Razavi(著)，模拟CMOS集成电路设计(2)Behzad.Razavi(著).林云(译)，光通信集成电路设计(第二版)(4),作者：yijingjing17。

在芯片设计中时钟网络的生成常用两个器件分别是DLL(Delay-locked loop)和PLL(Phase-locked loop)。这两个期间都能完成 分频，倍频和相位调整的功能。但PLL的分频和倍频范围大，成本高。DLL有一定的分频，倍频能力，主要是用来做时钟相位调整。

CDR的主要有两大作用，第一是为接收器端各电路提供时钟信号；第二是对接收到的信号进行判决，便于数据信号的恢复与后续处理。CDR在各种高速PHY RX的应用：比如高速phy(MIPI CPHY/ethernet phy)的RX端，这种情况下由于物理层信道中没有直接传输clk信号，所以需要从接收数据中恢复时钟频率和相位。CDR在光信号上的应用。

本文主要内容是对鉴频鉴相器（Phase Frequency Detector，PFD）模块设计设计进行阐述，包括工作原理、电路结构、仿真结果各部分内容。

参考。