cy413026的博客

1.DVFS 即动态电压频率调整。动态技术则是根据芯片所运行的应用程序对计算能力的不同需要，动态调节芯片的运行频率和电压(对于同一芯片，频率越高，需要的电压也越高)，从而达到节能的目的。参考https://blog.youkuaiyun.com/weixin_42749767/article/details/829867372.power domains means, power on-off,...

对于multi-processor CPU，每当一个core完成自己的task，都可以power gating，清除自己的cache，但是big-little的core调用。对于cache cpu system，Power gating可以很大程度的减少leakage，消除dynamic power，但是cache内容的复原，需要花费。外部power gating，要求板级中有多个voltage regulator，带来相应的RC，增大了板级负担，而且，switch time花费的太多。

芯片中的电源VDD和 VSS）通过metal rail和metal stripe均匀分布，称为电源传输网络（Power Delivery Network，PDN）或power grid。PDN 中使用的每个金属层都具有一定的电阻率。当电流流过供电网络时，一部分施加的电压将根据欧姆定律在 PDN 中下降。电压降的量将是 V = I.R，称为 IR drop。图 1 显示了电源网络中的 IR drop。任何金属网络都可以假设为小 的R 和 C 的组合。图1 金属网络中的IR drop。

转自吾爱社区http://www.52-ic.com/?p=244吾爱IC社区近期发布了基于28nm工艺的ARM Cortex-A53 CPU的数字后端实现教程。看到粉丝们反馈的好评，特别欣慰。小编会一如既然继续码字，继续分享更多数字后端设计实现方面的技术干货。今天为大家带来低功耗技术中的一些经验分享。Power gating 概述Power gating是深亚微米技术中的低功耗技术之...

本文转自：http://www.eetop.cn/blog/html/28/1561828-5940203.htmlSynopsys 推荐的 UPF 流程简介上次介绍了在当前先进制程下低功耗设计实现都需要UPF技术的支持，否则在功耗验证的时候将会很难验证并且对后续的综合和后端实现也带来了很大的困难和挑战。既然当前低功耗设计实现都离不来UPF标准，那么什么是UPF呢？UPF的全称是...

在画power时，需要将其画成一个额外的power rail，确保每个Level shift cell secondary power pin的正常供电。欧姆定律 V = I.R 所以IR-drop就是电压降，由于电源到cell之间有布线的电阻等影响，实际到cell的电压会低于电源电压；下图是一个低电压域传输到高电压域的LS结构图，可以看出LS是需要同时接VDDL和VDDH的。可以看出power gating是一整套的power控制逻辑，包括power switch。1)Power Switch的设计；

cluster内的PPU也处于该电源域，因为PPU需要能够在保持活动的同时关闭包括PDCLUSTER在内的其他域的电源。因此，PDTOP电源域必须在任何其他电源域通电之前通电，并且必须仅在其他电源域断电之后断电。每个L3高速缓存片被放置在其自己的独立电源域（PDSLICE）中，以允许高速缓存片的逻辑和RAM在不需要时断电。指使用同一个电压源的模块合集，如果几个模块使用相同的电压源，就认为这几个模块属于同一个电压域。一个单独的电压域中，同时支持DynamIQ cluster中的每个核都采用独立的电压域。